自動テストパターン生 に関する公開一覧

自動テストパターン生」に該当した技術の詳細情報一覧です。あらゆる文献や技術を元に、価値のある「自動テストパターン生」の詳細情報や、「自動テストパターン生」を活用可能な分野・領域の探索など、目的にあった情報を見つける事ができます。 「自動テストパターン生」の意味・用法はこちら

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  1. 【課題・解決手段】複数のスキャンチェーン(108)を有する集積回路(IC)(100)用の例示的なテスト回路(103)は、第1の回路(102)および第2の回路(104)と、上記第1の回路と上記複数のスキャンチェーンとの間に結合され、上記第2の回路と上記複数のスキャンチェーンとの間に結合される、スキャンチェーンルータ(106)とを備え、上記スキャンチェーンルータは、イネー...

    集積回路での動的スキャンチェーン再構成

  2. 【課題】高い故障検出率の達成と十分に短い起動時間を両立すること。【解決手段】自己診断装置100は、フルテストと、前記フルテストを分割した分割テストとを実行するのに必要な情報を記憶するメモリ101と、通常動作モードから低消費電力モードに切り換える指示を受けた場合、フルテストを実行する、フルテストの終了後に低消費電力モードに切り替え、低消費電力モードでは、所定の時間間隔で...

    自己診断装置、半導体装置及び自己診断方法

  3. 【課題】スキャンテストモードにおいて、半導体プロセスの微細化が進んだ場合であっても、異クロック間のデータホールドタイミングエラー修正の作業及びバッファの追加を不要とし、テストパターンの追加を微量に留めて、故障検出率を下げないようなスキャンテストを実行すること。【解決手段】半導体設計支援装置は、複数のクロックドメインに共通するスキャンクロックを使用するスキャンテストによ...

    半導体設計支援装置、半導体設計支援方法及びプログラム

  4. 【課題・解決手段】MOSデバイスには、1つのラッチフィードバックFで構成され、ラッチ入力IおよびラッチクロックCを受け取るように構成された第1のラッチが含まれる。第1のラッチは、Qを出力するように構成され、ここで、出力Qは、CF、IF、およびIC ̄の関数であり、ラッチフィードバックFは、出力Qの関数である。第1のラッチは、直列に積層されたトランジスタの第1のセットを含...

    フィードバックラッチ回路

  5. 【課題】検査装置を用いたスキャンテストにおいて、検査装置のリソースに制限がある場合でも、同時に検査する入力部および出力部の数を増加させ検査品質の維持が可能なスキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法を提供すること。【解決手段】複数のスキャンモードの予め定められたスキャンモードに対応するスキャンテスト信号を各々入力する複数の入力回路IBUFと...

    スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法

  6. 【課題・解決手段】集積回路が開示される。集積回路は、入力パッドおよび出力パッドと、第1の回路を有する第1の集積回路部と、第1の回路とは異なる第2の回路を有する第2の集積回路部とを含む。第1の集積回路部は、入力パッドからの入力テスト信号を、第2の集積回路部に提供し、第2の集積回路部からの出力テスト信号を、出力パッドに提供するように構成され、出力テスト信号は、入力テスト信...

    集積回路をテストするための方法

  7. 【課題・解決手段】本発明はテスト装置に関し、テスト装置は、データ処理命令を格納するためのメモリ(304)と、データ処理命令が実行されるときに、テスト対象デバイス(102)にテスト操作を実施するためのテストコード(308)を実行するように構成された1つ以上のプロセッサとを備えるテストデバイス(302)を備え、テストコードは、テスト対象デバイスをテストするために機器に適用...

    集積回路テスト装置および方法

  8. 【課題・解決手段】qゲート制御のための特定のロジックゲートは、回路設計に対する最少リーク状態を決定し、次いで、回路設計を最も少ないリーク状態で保持するロジックゲートを選択することによって選択される。最少リーク状態を実現するために要求される入力に応じて、ゲートは、NORゲートまたはORゲートとして選択することができる。最少リーク状態を実現するために選ばれたゲートによって...

    強化されたゲート制御Qスキャン技術を用いた、集積回路のリーク電力の低減

  9. 【課題・解決手段】スキャン非同期記憶素子は、n入力の非同期記憶素子(12)と、nビットの信号入力およびスキャン入力から非同期記憶素子(12)のn入力を生成するスキャン制御論理回路(14)とを備えている。スキャン制御論理回路(14)は、与えられた制御信号が第1のビットパターンのときは信号入力を、第2のビットパターンのときはスキャン入力を、それ以外のときは非同期記憶素子(...

    スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法

  10. 【課題・解決手段】例示実施形態で、スキャン可能なストレージ要素(200)が、データ入力(D)とスキャン入力(SD)に基づき第1のノード(278)で第1の信号を提供するため入力回路(260)を含む。スキャン入力は機能モードのプルアップ論理のものとし得る。入力回路は、データ入力を受けるスイッチ(262)とスキャンイネーブル入力(SCAN)を受けるスイッチ(264)を含む第...

    集積回路におけるスキャンチェーン

  11. 【課題】半導体集積回路のテストに必要なテスト端子の本数を削減するとともに、テスト時間を短縮することができるテスト回路を提供する。【解決手段】テスト回路は、半導体集積回路の内部回路をテストするものであって、シリアルデータに変換され、差動入力端子を介して差動入力信号として入力された、内部回路をテストするために用いられる、テストクロックおよびテストデータを含むテスト入力信号...

    テスト回路

  12. 【課題】省面積及び省電力のための半導体集積回路の設計方法を提供する。【解決手段】適応電源電圧調整用回路を備える半導体集積回路であり、スローコーナーの回路動作を特徴化するために用いられる動作速度を増加させるプロセスを用いて設計される。スローコーナー電圧が、自動設計ツールにより実行されるタイミング分析のための予測されたレベルよりも高いレベルに設定される。

    省面積及び省電力のスタンダードセル方法

  13. 【課題】 遅延故障構造テストのための網羅率向上およびパワーアウェアクロックシステムを提供する。【解決手段】 遅延故障構造テストに対するテスト網羅率を向上させるため、スキャン回路のクロックシステムに適用される方法およびデバイスが提供される。一態様によれば、1つまたは複数のクロックゲーティングセルを含むスキャンテストのスキャン回路のクロックシステムに適用される方法は、...

    遅延故障構造テストのための網羅率向上およびパワーアウェアクロックシステム

  14. 【課題】スキャンBISTの故障検出率向上のための新たなLFSRシード生成法を提供する。【解決手段】この課題を解決する為に、スキャンBISTのシード生成モデルを形成し、形成したシードモデルに対して対象故障のテスト生成を行ってLFSRのシードを生成する、各手順を備え、シード生成モデルは、前記スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展...

    スキャンBISTのLFSRシード生成法及びそのプログラムを記憶する記憶媒体

  15. 【課題・解決手段】集積回路センサが、高速遅延故障テストクロック信号を生成するための回路および方法を含む。トリム可能な発振器が、センサ出力信号を提供するように、出力プロトコルプロセッサにより使用されるためのマスタークロック信号を生成する。マスタークロック信号のパルスの同様なエッジと実質的に一致するエッジをそれぞれ有するラウンチパルスおよびキャプチャパルスを有するテストク...

    故障テストのための回路および方法

  16. 【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。【解決手段】第1バス128に結合された第1トライステートデバイス220において、センスアンプ212の第1センスアウトプット218および第2センスアウトプット222を受け取ることと、第2バス130に結合された第2トライステートデバイス224において、セン...

    マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法

  17. 【課題】 テストパワー考慮型のテスト生成において、テストパターン安全性を保証することを達成するテスト装置等を提供する。【解決手段】 論理回路の故障の有無を判定するテスト装置であって、初期テストキューブが与えられ、初期未定値ビットに論理値を割り当てて中間テストパターンを生成する手段と、テストパターンが印加された論理回路に故障がなければ危険ビットが存在しないと...

    テスト装置、テスト方法、プログラム及び記録媒体

  18. 【課題】複数のスキャンパスを有するスキャンテスト回路のスキャンテスト時間を短縮する。【解決手段】半導体集積回路装置は、複数のスキャンフリップフロップと、セレクタとを備える回路ブロックと、制御回路とを具備する。複数のスキャンフリップフロップは、スキャンテストするときに、スキャンフリップフロップがシフトレジスタ状に接続されて形成される複数のスキャンパスのそれぞれに割り当て...

    半導体集積回路装置、スキャンテスト回路設計方法、スキャンテスト回路設計装置

  19. 【課題】IRドロップ問題を緩和することのできる半導体集積回路およびその設計方法を提供する。【解決手段】本発明の一実施形態による半導体集積回路は、データをシリアルに転送するシリアル動作を行う直列接続された複数のフリップフロップを分割して構成された複数のF/Fグループと、前記F/Fグループに含まれるフリップフロップの出力が一致する場合に第1の信号を出力し、そうでない場合に...

    半導体集積回路およびその設計方法

  20. 【課題】チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。【解決手段】本発明の半導体集積回路テスト設計支援装置は、機能ブロックを単独で動作させて、IRドロップ解析を行うIRドロップ解析部と、チップ上の小領域を示す番地(X,Y)単位に量子化したIRドロップ量Zを...

    半導体集積回路のテスト設計支援装置、テスト設計支援方法及びプログラム

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