NANDゲート の意味・用法を知る

...ｎ）させるＲＥＳＥＴ信号を出力するように構成される。電圧モニタリング回路２１０は、光アイソレーター（ｏｐｔｉｃａｌ ｉｓｏｌａｔｏｒ，２５０）、抵抗２５４、２５６、ツェナーダイオード２６０、キャパシター２６４、２６６、不足電圧検出器（ｕｎｄｅｒ ｖｏｌｔａｇｅ ｄｅｔｅｃｔｏｒ，２７０）、及びＮＡＮＤゲート２７４を含む。

• 登録日：2019/01/11
• 出典：電気モーター用電圧インバーターのキャパシターのためのプレチャージシステム
• 出願人：エルジー・ケム・リミテッド

...送し、かつ該ＮＡＮＤラッチ回路によってラッチし、該ＮＡＮＤラッチ回路は、さらに第１クロック信号の後続である第２クロックパルスを触発して駆動パルスを出力し、該クロック制御伝送回路と該ＮＡＮＤラッチ回路とが、それぞれ立ち上がりエッジをなして触発し、該ＮＡＮＤラッチ回路が、少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータ出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバ...

• 公開日：2018/04/12
• 出典：表示パネルのゲート線駆動回路
• 出願人：深せん市華星光電技術有限公司

前記発振イネーブル／ディセーブル回路は、前記遅延回路の前記出力に結合された第１の入力、前記制御信号を受信するために前記カウント回路に結合された第２の入力、および前記遅延回路の入力に結合された出力を有するＮＡＮＤゲートを備える、請求項１９に記載の遅延デバイス。

• 公開日：2017/08/31
• 出典：メモリインターフェースのための遅延構造
• 出願人：クゥアルコム・インコーポレイテッド

図５(a)に示されるように、遅延差検出回路３の他の例は、インバータ３０８およびＮＡＮＤゲート３３１〜３３３を含む。データＤinは、インバータ３０８を介してＮＡＮＤゲート３３１の一方の入力に入力され、クロックＣＬＫは、ＮＡＮＤゲート３３１の他方の入力に入力される。

• 公開日：2014/11/17
• 出典：遅延差検出回路、半導体装置および半導体装置の遅延差検出方法
• 出願人：サイプレスセミコンダクターコーポレイション

パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。

• 公開日：2014/09/25
• 出典：パルス生成回路、サンプルホールド回路、固体撮像装置
• 出願人：キヤノン株式会社

論理ゲートの前記第１および第２のセット、ならびに前記少なくとも１個のダミー論理ゲートは、ＮＡＮＤゲートである、請求項１７の集積回路。

• 公開日：2011/03/10
• 出典：整数および分数時間分解能を有するプログラマブル遅延回路
• 出願人：クゥアルコム・インコーポレイテッド

Q出力信号413、入力ゲート信号311、およびクロック信号313は、 NANDゲート 415のそれぞれの入力に送られ、NANDゲート415は、ゲートされたクロック信号417として出力信号を発生する。

• 登録日：2013/09/06
• 出典：クロックエッジ復元を有するパルスカウンタ
• 出願人：モセイド・テクノロジーズ・インコーポレーテツド

クロック入力信号、データ入力信号と第１および第２のデータ出力信号を持ち、前記データ入力信号を入力とする第１のインバータと、前記クロック信号入力をトリガ信号とし前記第１のインバータ出力と第２のＮＡＮＤゲートの出力を入力とする第１のＮＡＮＤドミノゲートと、前記クロック信号入力をトリガ信号とし前記データ入力信号と第１のＮＡＮＤゲートの出力を入力とする第２のＮＡＮＤドミノゲートと、前記第１のＮＡＮＤドミノゲートと前記第２のＮＡＮＤゲートを入力とし前記第２のデータ出力信号を出力する第１のＮＡＮＤゲートと、前記第２のＮＡＮＤドミノゲートと前記第１のＮＡＮＤゲートを入力とし前記第１のデータ出力信号を出力する...

• 公開日：2009/09/03
• 出典：記憶素子
• 出願人：日本電気株式会社

...路と、を備え、前記複数の論理回路には、第１のパルス信号と第２のパルス信号が共通に入力され、前記第１のパルス信号がクロックパルスであり、前記第２のパルス信号がリセットパルスであり、前記各論理回路は、前記第１のパルス信号と前記選択信号とを入力し、前記入力した２つの信号の否定論理積演算結果を出力する第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号を反転して出力する第１のインバータゲートと、前記第２のパルス信号と前記選択信号とを入力し、前記入力した２つの信号の否定論理積演算結果を出力する第２のＮＡＮＤゲートと、前記第２のＮＡＮＤゲートの出力信号を反転して出力する第２のインバータゲートと、ドレ...

• 登録日：2013/03/08
• 出典：アドレスデコーダ回路及び半導体記憶装置
• 出願人：日本電気株式会社

図２に示すように、順序回路であるＤフリップフロップ１と、Ｄフリップフロップ１の前段に設けられる複数のセル（ＮＡＮＤゲートＧ１、インバータＧ１１、ＮＡＮＤゲートＧ１２、インバータＧ１３、ＮＡＮＤゲートＧ２１、インバータＧ２２及びＧ２３）とが電源遮断対象部１１となる。

• 公開日：2009/09/03
• 出典：半導体集積回路の設計方法及び半導体集積回路
• 出願人：ルネサスエレクトロニクス株式会社