BL の意味・用法を知る

実施形態に係る半導体記憶装置は、第１ワード線ＷＬ及びソース線ＣＥＬＳＲＣが接続された第１メモリセルＭＴを含む第１ブロックＢＬＫ、ロウデコーダ１１２、ソース線ドライバ１１４、及び第１配線ＳＲＣ_ＭＯＮＩを備える。第１配線ＳＲＣ_ＭＯＮＩは、ロウデコーダ１１２とソース線ドライバ１１４とを接続する。ロウデコーダ１１２は、第１ワード線ＷＬが接続された第１トランジスタ１０と、ソース線ＣＥＬＳＲＣと第１配線ＳＲＣ＿ＭＯＮＩとを接続する第２トランジスタ１２とを含む。ソース線ドライバ１１４は、第２トランジスタ１２及び第１配線ＳＲＣ＿ＭＯＮＩを介して入力された電圧に応じて、ソース線ＣＥＬＳＲＣの電圧を制御する。

• 公開日：2017/03/16
• 出典：半導体記憶装置
• 出願人：東芝メモリ株式会社

...２と、第１の半導体層上に形成され、発光層を含む発光機能層１３と、発光機能層上に形成され、第１の半導体層とは反対の導電型を有する第２の半導体層１４と、を有する半導体発光素子であって、発光層は、第１の半導体層から応力歪を受ける組成を有してランダムな網目状に区画された複数のベースセグメントを有するベース層ＢＬと、ベース層上に形成された少なくとも１つの量子井戸層ＷＡ及び少なくとも１つの障壁層ＢＡからなる量子井戸構造層と、を有し、ベース層は、ＡｌxＧａ1-xＮ（０≦ｘ≦１）の組成を有し、少なくとも１つの障壁層は、ＡｌyＧａ1-yＮ（０≦ｙ＜１）の組成を有し、組成ｘ及び組成ｙは、ｘ＞ｙの関係を満たす。

• 公開日：2016/05/23
• 出典：半導体発光素子
• 出願人：スタンレー電気株式会社

第１の発光層１３Ａは、ｎ型半導体層１２とは異なる組成を有するベース層（以下、第１のベース層と称する）ＢＬ１を有している。第１のベース層ＢＬ１は、ｎ型半導体層１２から応力歪を受けてランダムな網目状に形成された溝（以下、第１の溝と称する）ＧＲ１を有している。すなわち、第１の溝ＧＲ１は、ｎ型半導体層１２と第１のベース層ＢＬ１との間の異なる組成によって第１のベース層ＢＬ１に生じた応力（歪）によって生じた複数の溝が結合したメッシュ形状として形成されている。なお、第１のベース層ＢＬ１に生じた応力歪とは、ｎ型半導体層１２と第１のベース層ＢＬ１との間の格子定数の差によって、第１のベース層ＢＬ１の結晶構造が歪む...

• 公開日：2016/05/23
• 出典：半導体発光素子
• 出願人：スタンレー電気株式会社

第１及び第２の発光層を有する半導体発光素子であって、第１の発光層１３Ａは、第１の半導体層１２から応力歪を受ける組成を有してランダムな網目状に区画された複数のベースセグメントを有するベース層ＢＬと、複数のベースセグメントのセグメント形状を残存しつつベース層上に形成された少なくとも１つの量子井戸層及び少なくとも１つの障壁層からなる第１の量子井戸構造層ＱＷ１と、を有し、第２の発光層１３Ｂは、第１の量子井戸構造層の前記少なくとも１つの障壁層とは異なる組成を有する複数の障壁層と少なくとも１つの量子井戸層とからなる第２の量子井戸構造層ＱＷ２を有し、複数の障壁層のうち、最も第１の発光層側に位置する端部障壁層...

• 公開日：2016/05/23
• 出典：半導体発光素子
• 出願人：スタンレー電気株式会社

第１の方向（Ｘ方向）に延在し、第１の方向に対し交差する第２の方向（Ｙ方向）と、第１の方向及び第２の方向に対し交差する第３の方向（Ｚ方向）に配置されたワード線と、第３の方向に延在し、第１の方向及び第２の方向に配置されたビット線ＢＬと、ワード線とビット線ＢＬの間に設けられ、記憶素子ＭＣとして機能する可変抵抗層ＶＲと、複数のビット線ＢＬが共通に接続されたグローバルビット線と、ビット線ＢＬとグローバルビット線の間に設けられた選択素子ＳＴｒと、記憶素子ＭＣに対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、選択素子ＳＴｒよりグローバルビット線側に設けられ、選択素子ＳＴｒに流れる電流の大きさに...

• 公開日：2016/04/21
• 出典：半導体記憶装置
• 出願人：東芝メモリ株式会社

ケーブル収容ケースの防水構造１００が、第１分割体２８と第２分割体２９とを組み合わせて構成され、ケーブル３０を収容する収容部３１を区画するケース３２（ケーブル収容ケース）を備える。第１分割体２８の第１内面６１と第２分割体２９の第２内面６２とで収容部３１を区画する。両分割体２８，２９の合わせ面７１，７２が、収容部３１内に臨む境界線ＢＬを形成する。第１内面６１に、境界線ＢＬとケーブル３０とを離隔させる起伏部としての溝８１を設ける。境界線ＢＬとケーブル３０との間に、ポッティング樹脂３３が充填されている。

• 公開日：2014/08/28
• 出典：ケーブル収容ケースの防水構造
• 出願人：株式会社ジェイテクト

メモリセルＭＣからのデータ読み出し動作で、電位ＶＤＭにプリチャージしたソース線ＳＬと、ビット線ＢＬとを、トランジスタ１１を介して導通状態としてビット線ＢＬに放電させ、トランジスタ１１のゲートに保持した電位を読み出す構成において、ソース線ＳＬの電位の下降に従って、ビット線ＢＬの電位をＶＢＬからＧＮＤに切り替える。放電によってトランジスタ１１のソースとドレイン間の電圧を耐圧以下に保つ。

• 公開日：2016/08/12
• 出典：半導体装置
• 出願人：株式会社半導体エネルギー研究所

第１の半導体レーザー２１１は、第１の波長帯の第１の光である青色光ＢＬ’を射出する。第１の半導体レーザー２１１は、青色光ＢＬ’として、例えばピーク波長が４６０ｎｍのレーザー光を射出する。第２の半導体レーザー２１２は、第２の波長帯の第２の光である励起光ＢＬを射出する励起光用のレーザー光源である。第２の半導体レーザー２１２は、励起光ＢＬとして、例えばピーク波長が４４６ｎｍのレーザー光を射出する。

• 公開日：2015/11/16
• 出典：プロジェクター
• 出願人：セイコーエプソン株式会社

...ものであって、予定された個数のビットからなるアドレス（図示せず）に応答してアクセスされる。そして、複数のバッファＰＢ［０：７］の各々は、読み出し動作時、複数のメモリセルに格納されたデータを格納し、複数の選択信号Ｓ［０：４Ｋ−１］のうち、活性化された選択信号に応答して格納されたデータを正負ビットラインＢＬ［０：７］、／ＢＬ［０：７］に伝達する。最後に、複数のカラム選択部ＣＳ［０：４Ｋ−１］は、入力されるアドレスを復号化して複数の選択信号Ｓ［０：４Ｋ−１］のうち、該アドレスに対応する選択信号を活性化させる。

• 公開日：2013/05/20
• 出典：半導体メモリ装置
• 出願人：エスケーハイニックス株式会社

発光部４０は、例えば、（ｎ＋１）個の障壁層４１と、ｎ個の井戸層４２とを含む。ｎは、２以上の整数である。障壁層ＢＬ（ｎ＋１）は、障壁層ＢＬｎと第２半導体層２０との間に設けられる。井戸層ＷＬｎは、井戸層ＷＬ（ｎ−１）と第２半導体層２０との間に設けられる。障壁層ＢＬ１は、第１半導体層１０と井戸層ＷＬ１との間に設けられる。井戸層ＷＬｎは、障壁層ＢＬｎと障壁層ＢＬ（ｎ＋１）との間に設けられる。障壁層ＢＬ（ｎ＋１）は、井戸層ＷＬｎと第２半導体層２０との間に設けられる。複数の障壁層４１の厚さは、互いに異なっても良い。例えば、障壁層ＢＬ（ｎ＋１）の厚さは、他の障壁層４１の厚さと同じでも良く、異なっても良い。

• 公開日：2015/10/22
• 出典：半導体発光素子及びその製造方法
• 出願人：株式会社東芝