OR回路 の意味・用法を知る
OR回路の意味・用法
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...準タイミング信号SYSREFを分配する構成の一例を示すブロック図。 実施形態におけるA/D変換基板30の一例を示すブロック図。 実施形態のA/D変換器310の一例を示す図。 実施形態のA/D変換器310により出力する受信データS(Rx)の一例を示す図。 実施形態において、複数の基準信号と、実施形態のOR回路102から出力されるOR出力との関係を示す図。 実施形態において、複数のタイムスタンプTSと、実施形態のOR回路324aから出力されるOR出力と、マルチプレクサ回路324bの出力との関係を示す図。 実施形態のN個のA/D変換基板30における基準信号の異常を判定する処理の手順の一例を示すフロー...
- 公開日:2018/03/22
- 出典:アレイアンテナ装置、およびアレイアンテナシステム
- 出願人:株式会社東芝
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図1は、本発明の第1の実施形態における半導体集積回路の構成例を示す図である。 図2は、本実施形態におけるラッチ回路の構成例を示す図である。 図3は、本実施形態におけるXOR回路の構成例を示す図である。 図4は、本実施形態におけるXOR回路の回路構成例を示す図である。 図5は、本実施形態におけるXOR回路の他の構成例を示す図である。 図6は、第1の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図7は、第1の実施形態における半導体集積回路の他の構成例を示す図である。 図8は、図7に示す半導体集積回路の回路構成及びレイアウトの例を示す図である。 図9は、本発明の第2の実施形...
- 登録日:2020/03/31
- 出典:分周回路及び半導体集積回路
- 出願人:株式会社ソシオネクスト
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本実施形態の磁気カプラMp1〜Mp3,Mn1〜Mn3は、1次側の駆動回路Dp1〜Dp3,Dn1〜Dn3から異常を表す異常信号が入力された場合に、それぞれ2次側(制御装置40側)において、ハイ状態の信号を出力する。そこで、論理回路30は、OR回路を用いることで、磁気カプラMp1〜Mp3,Mn1〜Mn3の少なくとも1つから異常信号が入力された場合に、制御装置40に対してハイ状態の信号を出力する。
- 公開日:2017/11/02
- 出典:信号伝達回路
- 出願人:株式会社デンソー
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前記判定部は、前記複数のシリアル信号が供給されるXOR回路およびOR回路を備え、前記XOR回路の演算結果に基づいて、前記複数のシリアル信号に含まれるタイムスタンプの位置同士が同期しているか否かを判定し、前記複数のシリアル信号に含まれるタイムスタンプの位置同士が同期していると判定し、且つ前記OR回路の演算結果に基づいて、複数のシリアル信号に含まれるタイムスタンプが同じ値で継続していないと判定した場合に、前記複数のチャネルの一部または全部が異常ではないと判定する、請求項1に記載のアレイアンテナ装置。
- 公開日:2017/09/14
- 出典:アレイアンテナ装置、およびアレイアンテナ装置の異常検出装置
- 出願人:株式会社東芝
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...9、110の第1及び第2の入力データを入力し、結果レジスタに演算結果を出力する加算回路353aと、演算結果を第1、第2のセレクタ307、308の入力にバイパスする第1のバイパスルートBP1を有する。加算回路は、第1及び第2のオペランドレジスタの第1及び第2の入力データの排他的論理和を演算する第2のXOR回路155と、第1及び第2の入力データのキャリーデータを演算するキャリー演算器154と、第2のXOR回路の出力を第2の制御ビットに応じて反転又は非反転する第4のXOR回路359と、キャリー演算器の出力と第4のXOR回路の出力の排他的論理和を演算し出力する第3のXOR回路356を有する。
- 公開日:2016/12/28
- 出典:加減算器及び加減算器の制御方法
- 出願人:富士通株式会社
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高速な排他的論理和(EX−OR:Exclusive OR)回路を基板上に配置する際には、高速なEX−OR回路を含むディスクリートロジックIC(Integrated Circuit)が必要となる。しかし、例えば動作周波数が100MHz(Mega Hz)以上の、高速なEX−OR回路のディスクリートロジックICは一般的に流通していない。
- 公開日:2017/06/08
- 出典:論理回路及び論理回路の制御方法
- 出願人:NECプラットフォームズ株式会社
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2つのデータパルスを合波して出力する合波部と、誘導ブリルアン散乱が発生する導波路媒質と、を有するOR回路を更に有し、前記合波部から出力される光パルスは、前記導波路媒質に入力されることを特徴とする請求項1又は2に記載の光論理回路。
- 公開日:2017/02/23
- 出典:光論理回路
- 出願人:富士通株式会社
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前記位相比較器は、直列に接続されたM個の2入力XOR回路を含み、前記XOR回路のうちの第一段目のXOR回路は、前記M個のリファレンス信号及び前記分周信号のうちの何れか2つの排他的論理和を求め、第一段目以外のXOR回路の各々は、前記M個のリファレンス信号及び前記分周信号のうちの何れか一つと前段のXOR回路の出力との排他的論理和を求めることを特徴とする請求項1記載のPLL回路。
- 公開日:2014/10/02
- 出典:PLL回路及びPLL回路における位相比較方法
- 出願人:富士通株式会社
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複合機は、ASIC内に割り込みコントローラを備える。割り込みコントローラの受信部50では、AND回路60を介して割り込み要求が入力されると、受信部50に含まれる32個のセレクタ回路62のうち、レジスタ52によって割り当てられた1個のセレクタ回路62を介して、当該セレクタ回路62に対応するOR回路54A、54B、54AFに割り込み要求が出力される。割り込みコントローラでは、少なくとも1つのOR回路54A、54B、54AFでは、割り当てられている割り込み要求の種類の数が1つとなるように設定されている。
- 公開日:2013/09/12
- 出典:割り込み制御装置、画像処理装置
- 出願人:ブラザー工業株式会社
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MOS−FET(10)と、このMOS−FET(10)のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ(15)と、このオペアンプ(15)の出力を一方の入力とし、ゲート端子(14)を他方の入力とした第一OR回路(17)とからなり、前記第一OR回路(17)の出力を前記MOS−FET(10)のゲートに接続した。
- 公開日:2013/02/07
- 出典:低Vf逆導通FET回路及び多機能FET回路用IC
- 出願人:株式会社ベルニクス
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