OR回路 の意味・用法を知る

...準タイミング信号ＳＹＳＲＥＦを分配する構成の一例を示すブロック図。 実施形態におけるＡ／Ｄ変換基板３０の一例を示すブロック図。 実施形態のＡ／Ｄ変換器３１０の一例を示す図。 実施形態のＡ／Ｄ変換器３１０により出力する受信データＳ（Ｒｘ）の一例を示す図。 実施形態において、複数の基準信号と、実施形態のＯＲ回路１０２から出力されるＯＲ出力との関係を示す図。 実施形態において、複数のタイムスタンプＴＳと、実施形態のＯＲ回路３２４ａから出力されるＯＲ出力と、マルチプレクサ回路３２４ｂの出力との関係を示す図。 実施形態のＮ個のＡ／Ｄ変換基板３０における基準信号の異常を判定する処理の手順の一例を示すフロー...

• 公開日：2018/03/22
• 出典：アレイアンテナ装置、およびアレイアンテナシステム
• 出願人：株式会社東芝

図１は、本発明の第１の実施形態における半導体集積回路の構成例を示す図である。 図２は、本実施形態におけるラッチ回路の構成例を示す図である。 図３は、本実施形態におけるＸＯＲ回路の構成例を示す図である。 図４は、本実施形態におけるＸＯＲ回路の回路構成例を示す図である。 図５は、本実施形態におけるＸＯＲ回路の他の構成例を示す図である。 図６は、第１の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図７は、第１の実施形態における半導体集積回路の他の構成例を示す図である。 図８は、図７に示す半導体集積回路の回路構成及びレイアウトの例を示す図である。 図９は、本発明の第２の実施形...

• 登録日：2020/03/31
• 出典：分周回路及び半導体集積回路
• 出願人：株式会社ソシオネクスト

本実施形態の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力された場合に、それぞれ２次側（制御装置４０側）において、ハイ状態の信号を出力する。そこで、論理回路３０は、ＯＲ回路を用いることで、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の少なくとも１つから異常信号が入力された場合に、制御装置４０に対してハイ状態の信号を出力する。

• 公開日：2017/11/02
• 出典：信号伝達回路
• 出願人：株式会社デンソー

前記判定部は、前記複数のシリアル信号が供給されるＸＯＲ回路およびＯＲ回路を備え、前記ＸＯＲ回路の演算結果に基づいて、前記複数のシリアル信号に含まれるタイムスタンプの位置同士が同期しているか否かを判定し、前記複数のシリアル信号に含まれるタイムスタンプの位置同士が同期していると判定し、且つ前記ＯＲ回路の演算結果に基づいて、複数のシリアル信号に含まれるタイムスタンプが同じ値で継続していないと判定した場合に、前記複数のチャネルの一部または全部が異常ではないと判定する、請求項１に記載のアレイアンテナ装置。

• 公開日：2017/09/14
• 出典：アレイアンテナ装置、およびアレイアンテナ装置の異常検出装置
• 出願人：株式会社東芝

...９、１１０の第１及び第２の入力データを入力し、結果レジスタに演算結果を出力する加算回路３５３ａと、演算結果を第１、第２のセレクタ３０７、３０８の入力にバイパスする第１のバイパスルートＢＰ１を有する。加算回路は、第１及び第２のオペランドレジスタの第１及び第２の入力データの排他的論理和を演算する第２のＸＯＲ回路１５５と、第１及び第２の入力データのキャリーデータを演算するキャリー演算器１５４と、第２のＸＯＲ回路の出力を第２の制御ビットに応じて反転又は非反転する第４のＸＯＲ回路３５９と、キャリー演算器の出力と第４のＸＯＲ回路の出力の排他的論理和を演算し出力する第３のＸＯＲ回路３５６を有する。

• 公開日：2016/12/28
• 出典：加減算器及び加減算器の制御方法
• 出願人：富士通株式会社

高速な排他的論理和（ＥＸ−ＯＲ：Exclusive OR）回路を基板上に配置する際には、高速なＥＸ−ＯＲ回路を含むディスクリートロジックＩＣ（Integrated Circuit）が必要となる。しかし、例えば動作周波数が１００ＭＨｚ（Mega Hz）以上の、高速なＥＸ−ＯＲ回路のディスクリートロジックＩＣは一般的に流通していない。

• 公開日：2017/06/08
• 出典：論理回路及び論理回路の制御方法
• 出願人：ＮＥＣプラットフォームズ株式会社

２つのデータパルスを合波して出力する合波部と、誘導ブリルアン散乱が発生する導波路媒質と、を有するＯＲ回路を更に有し、前記合波部から出力される光パルスは、前記導波路媒質に入力されることを特徴とする請求項１又は２に記載の光論理回路。

• 公開日：2017/02/23
• 出典：光論理回路
• 出願人：富士通株式会社

前記位相比較器は、直列に接続されたＭ個の２入力ＸＯＲ回路を含み、前記ＸＯＲ回路のうちの第一段目のＸＯＲ回路は、前記Ｍ個のリファレンス信号及び前記分周信号のうちの何れか２つの排他的論理和を求め、第一段目以外のＸＯＲ回路の各々は、前記Ｍ個のリファレンス信号及び前記分周信号のうちの何れか一つと前段のＸＯＲ回路の出力との排他的論理和を求めることを特徴とする請求項１記載のＰＬＬ回路。

• 公開日：2014/10/02
• 出典：ＰＬＬ回路及びＰＬＬ回路における位相比較方法
• 出願人：富士通株式会社

複合機は、ＡＳＩＣ内に割り込みコントローラを備える。割り込みコントローラの受信部５０では、ＡＮＤ回路６０を介して割り込み要求が入力されると、受信部５０に含まれる３２個のセレクタ回路６２のうち、レジスタ５２によって割り当てられた１個のセレクタ回路６２を介して、当該セレクタ回路６２に対応するＯＲ回路５４Ａ、５４Ｂ、５４ＡＦに割り込み要求が出力される。割り込みコントローラでは、少なくとも１つのＯＲ回路５４Ａ、５４Ｂ、５４ＡＦでは、割り当てられている割り込み要求の種類の数が１つとなるように設定されている。

• 公開日：2013/09/12
• 出典：割り込み制御装置、画像処理装置
• 出願人：ブラザー工業株式会社

ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、ゲート端子（１４）を他方の入力とした第一ＯＲ回路（１７）とからなり、前記第一ＯＲ回路（１７）の出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した。

• 公開日：2013/02/07
• 出典：低Ｖｆ逆導通ＦＥＴ回路及び多機能ＦＥＴ回路用ＩＣ
• 出願人：株式会社ベルニクス