Highレベル の意味・用法を知る

ＰＯＲ回路１０は、電源電圧ＶＣＣが立ち上がるとリセット時の論理レベル（例えばＬｏｗレベル）とされたリセット信号ＰＲＳＴをロジック制御部９に出力し、ＵＶＬＯ[Under Voltage Lockout]が解除されてから一定期間が経過した後に、リセット解除時の論理レベル（例えばＨｉｇｈレベル）とされたリセット信号ＰＲＳＴをロジック制御部９に出力する。ＰＯＲ回路１０は、電源電圧ＶＣＣが所定閾値以下まで低下すると、リセット時の論理レベルとしたリセット信号ＰＲＳＴをロジック制御部９に出力する。

• 公開日：2017/10/12
• 出典：異常保護回路
• 出願人：ローム株式会社

ＬＥＤ１のアノード電圧である出力電圧Ｖｏが正常である場合は、出力電圧Ｖｏが基準電圧Ｖｒｅｆ２よりも高くなり、出力地絡検出信号ＳＣＰ＿ＯＨはＬｏｗレベルとなる。しかしながら、ＬＥＤ１のアノード（ＰＮＰトランジスタ２のコレクタ）がグランドとショートして出力地絡が発生した場合は、出力電圧Ｖｏが低電圧となって基準電圧Ｖｒｅｆ２よりも小さくなるので、出力地絡検出信号ＳＣＰ＿ＯＨはＨｉｇｈレベルとなる。なお、出力地絡とは、図１で言えば、ＬＥＤ１のアノードとカソードが結線された状態と等価である。

• 公開日：2017/03/02
• 出典：発光素子駆動装置
• 出願人：ローム株式会社

先ず、信号Φ０２がＨｉｇｈレベルになりＮＭＯＳトランジスタ３４はオンする。インバータ回路３６、３５で構成されたラッチ回路がリセットされ、出力端子ＤＯＵＴはＬｏｗレベルになる。次に、信号Φ０２がＬｏｗレベルになりＮＭＯＳトランジスタ３４がオフした後に、信号Φ０１がＬｏｗレベルとなりＰＭＯＳトランジスタ３１、３３はオンする。

• 公開日：2015/06/22
• 出典：データ読出装置及び半導体装置
• 出願人：エイブリック株式会社

前記ハードウェア回路は、前記操作スイッチに対する前記操作が前記閾値時間よりも長く連続する場合とそれ以外の場合にＨｉｇｈレベルの論理信号を出力し、前記操作検知用ＣＰＵは、前記操作スイッチに対する前記操作を検知した場合にＨｉｇｈレベルの論理信号を出力する、請求項１に記載の電力供給装置。

• 公開日：2017/08/10
• 出典：電力供給装置及び画像処理装置
• 出願人：京セラドキュメントソリューションズ株式会社

次に回路動作について説明をする。 〔ＯＴＰ素子へのデータ１書込み〕 図６（ａ）にＰＭＯＳ型ＯＴＰ素子５００にデータ１を書く場合の各信号のタイミングチャートを示す。書込モードが設定されると書込モード信号φ２がＨｉｇｈになる。ｔ＜ｔ１の期間はＰＭＯＳトランジスタ５１１のゲート端子ＲＥＮＸはＨｉｇｈレベルでＯＦＦ状態、ＮＭＯＳトランジスタ５１２のゲート端子ＣＬＲはＬｏｗレベルでＯＦＦ状態、ＰＭＯＳトランジスタ５２１のゲート端子ＷＥＮＸはＨｉｇｈレベルでＯＦＦ状態、ＰＭＯＳトランジスタ５３０のゲート端子ＭＥＭＸはＬｏｗレベルでＯＮ状態である。書込みデータ送信回路５２２の出力は不定である。ｔ１＜ｔ＜...

• 公開日：2014/08/21
• 出典：不揮発性半導体記憶装置及び半導体装置
• 出願人：エイブリック株式会社

走査線選択信号（ＶＳＲｎ＋１）がＨｉｇｈレベルで、交流化信号（Ｍ）がＨｉｇｈレベル、交流化信号（ＭＢ）がＬｏｗレベルの時に、ノード（ＮＤ１）がＨｉｇｈレベル、ノード（ＮＤ２）がＬｏｗレベルとなり、出力（Ｃｓｎ）として、正極性の共通電圧（ＶＣＳＨ）が出力される。

• 公開日：2014/08/21
• 出典：タッチ検出機能付き表示装置及びメモリ回路
• 出願人：株式会社ジャパンディスプレイ

図２に示す第１の遅延回路ＤＴ１は、溶接電流検出信号ＷｃｒのＨｉｇｈレベルに応じて予め定めた時間の第１の遅延信号Ｄｔ１を出力する。第１の反転回路ＩＮ１は、第１の遅延信号Ｄｔ１を反転して第１の反転信号Ｉｎ１として出力する。アンド論理回路ＡＮＤは、溶接電流検出信号Ｗｃｒと第１の反転信号Ｉｎ１とのアンド論理を行ってアンド論理信号Ａｄとして出力する。

• 公開日：2012/07/05
• 出典：アーク溶接機
• 出願人：株式会社ダイヘン

まず、時刻ｔ１００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ１０１に信号ｐｌａｔｅｎ＿ｒｄをＨｉｇｈレベルにする。時刻ｔ１０２でアドレス生成部３０から供給されるアドレス信号ｖａｄｄｒはＲ１＝「０」であるので、アドレスデコーダ２１の出力のうちｖｄｅｃｕ（０）およびｖｄｅｃ（０）のみがＨｉｇｈレベルとなる。つまり、第１記憶回路１２２０のＤラッチの出力がＨｉｇｈレベルとなる。水平同期信号とは、１行の前記画素に係る信号の読み出しを行う水平同期期間を規定する信号である。

• 公開日：2013/06/27
• 出典：撮像装置および撮像システム
• 出願人：キヤノン株式会社

アドレスデコーダ２１には、タイミング生成部４０からの制御信号に基づいてアドレス生成部３０が出力したアドレス信号ｖａｄｄｒが入力される。アドレス信号ｖａｄｄｒは画素の行数に対応した信号で、本実施例では０〜Ｘに対応する。アドレス信号ｖａｄｄｒとして「０」がアドレス生成部から与えられると、アドレスデコーダはデコード値ｖｄｅｃ（０）のみ論理的Ｈｉｇｈレベルを出力し、その他は論理的Ｌｏｗレベルを出力する。アドレス信号ｖａｄｄｒが１、２、・・・、Ａ、・・・、Ｘであっても同様である。

• 公開日：2011/12/01
• 出典：撮像装置、撮像システムおよび撮像装置の駆動方法
• 出願人：キヤノン株式会社

...備える。ここで、ＩＮ（ｎ−１）端子は、スタート信号ＳＴ又は隣接するシフトレジスタ１のＯＵＴ２端子からの信号を受信する。図４を参照すると、ＤＲＶ１、ＤＲＶ２、及びＲＥＦ端子は、クロック信号ＣＬＫ１〜ＣＬＫ４のいずれかの信号を受信する。また、ＯＵＴ１及びＯＵＴ２端子には、シフトレジスタ１の動作によって、Ｈｉｇｈレベル又はＬｏｗレベルの信号が出力される。ＶＳＳ端子はＬｏｗ信号と同等の一定電圧を印加される。また、ノードＡ（第１の制御信号線）は、Ｔｒ５及びＴｒ７のゲートに接続される。また、ノードＢ（第２の制御信号線）は、Ｔｒ６及びＴｒ８のゲートに接続される。

• 公開日：2010/04/22
• 出典：シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
• 出願人：ＴｉａｎｍａＪａｐａｎ株式会社