CMOSインバータ回路 の意味・用法を知る

制御回路４１内には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路７０が配置される。そして、ＣＭＯＳインバータ回路７０は正の電位（Ｖｄｄ：第１の電位）（例えば、３．３Ｖ）とグランド電位（第２の電位）に接続される。ＣＭＯＳインバータ回路の出力線（ＯＵＴ）は制御電極２４に接続される。なお、図４では、制御回路４１内に、ＣＭＯＳインバータ回路７０しか示していないが、データ転送およびＣＭＯＳインバータ回路への信号入力用の図示しない回路等が配置されることは言うまでもない。例えば、入力線（ＩＮ）の前段にはデータ転送用として、シフトレジスタ、及びレジスタが配置される。また、かかるレジスタに格納...

• 公開日：2016/04/14
• 出典：マルチ荷電粒子ビームのブランキング装置の検査方法
• 出願人：株式会社ニューフレアテクノロジー

図１５に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２、図３８（ｂ）を参照）。 このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。 ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されてい...

• 登録日：2018/12/21
• 出典：柱状半導体装置の製造方法
• 出願人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド

図９に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２、図３８（ｂ）を参照）。 このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。 ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている...

• 登録日：2018/02/09
• 出典：ＳＧＴを有する半導体装置及びその製造方法
• 出願人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド

垂直トランジスタを用いたＣＭＯＳインバータ回路の形成面積を小さくする。

• 公開日：2008/09/04
• 出典：半導体装置及びその製造方法
• 出願人：富士通セミコンダクター株式会社

請求の範囲第７項において、上記識別要素は、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路からなることを特徴とする半導体集積回路装置の識別方法。

• 公開日：2004/04/08
• 出典：集積回路装置の識別方法、集積回路装置の製造方法、集積回路装置、半導体チップ及び実装体
• 出願人：ルネサスエレクトロニクス株式会社

半導体集積回路装置１は、基準周波数信号ＳＧを入力する入力端子１０と、入力端子１０に接続され、基準周波数信号ＳＧを通過させるバンドパスフィルタ回路２０と、バンドパスフィルタ回路２０の出力信号をＣＭＯＳインバータ回路ＩＮＶ２を介して基準信号として入力するＰＬＬ回路３０と、を備える。入力端子１０には、半導体集積回路装置１の外部に実装される水晶発振器等によって生成される基準周波数信号ＳＧが供給される。バンドパスフィルタ回路２０は、入力端子１０に供給される信号に対し、基準周波数信号ＳＧの周波数以外の帯域成分を制限して基準信号をＰＬＬ回路３０に供給する。ＰＬＬ回路３０は、基準周波数信号ＳＧを基準信号として動作する。

• 公開日：2008/05/08
• 出典：半導体集積回路装置
• 出願人：ルネサスエレクトロニクス株式会社

Ｐ‐ｃｈ．ＭＯＳトランジスタ４１およびＮ‐ｃｈ．ＭＯＳトランジスタ４２からなるＣＭＯＳインバータ回路４３を基本回路とし、このＣＭＯＳインバータ回路４３のＧＮＤ側回路端とＧＮＤとの間に、ドレインおよびゲートが共通に接続（ダイオード接続）されたＮ‐ｃｈ．ＭＯＳトランジスタ４４を接続するとともに、ＣＭＯＳインバータ回路４３およびＮ‐ｃｈ．ＭＯＳトランジスタ４４と電源ＶＤＤとの間に、電流源として動作するＮ‐ｃｈ．ＭＯＳトランジスタ４５を接続した構成とする。

• 公開日：2008/09/11
• 出典：レベルシフト回路およびこれを用いた固体撮像素子
• 出願人：ソニー株式会社

入力信号が供給される第１の入力端子と、所定信号が供給される第２の入力端子と、第１および第２のＣＭＯＳインバータ回路を含み、第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の出力が互いに接続されるとともに、上記第１のＣＭＯＳインバータ回路の出力および第２のＣＭＯＳインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路と、第１の電源並びに上記第１および第２の入力端子に接続し、上記入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す電流制御回路と、を備え、上記第１のＣＭＯＳインバータ回路の入力が上記第１の入力端子に接続可能であって第...

• 登録日：2010/06/25
• 出典：信号処理回路、レベルシフタ、表示パネル駆動回路、表示装置、信号処理方法
• 出願人：シャープ株式会社

Ｐ‐ｃｈ．ＭＯＳトランジスタ３１およびＮ‐ｃｈ．ＭＯＳトランジスタ３２からなるＣＭＯＳインバータ回路３３を基本回路とし、このＣＭＯＳインバータ回路３３のＧＮＤ側回路端とＧＮＤとの間に、ドレインおよびゲートが共通に接続（ダイオード接続）されたＮ‐ｃｈ．ＭＯＳトランジスタ３４を接続した構成とする。

• 公開日：2001/03/23
• 出典：固体撮像素子
• 出願人：ソニー株式会社

たとえば、ラッチ構造部１２を構成する、第１，第２のＣＭＯＳインバータ回路２１，２２と、第１のＣＭＯＳインバータ回路２１の出力端とビット線ＢＬとの間に接続された、ワード線ＷＬをゲート入力とする制御用トランジスタ１３とを備える５トランジスタＳＲＡＭセル１１において、“１”データの書き込み時に、電源切り替えスイッチ３３およびＶＤＤ電源線３１を介して、第２のＣＭＯＳインバータ回路２２におけるＰＭＯＳトランジスタ２２ａのソース端子に対し、第１の電源３５からの第１の電圧（ＶＤＤ）よりも小さい、第２の電源３７からの第２の電圧（ＶＤＤ−ΔＶ）を供給する構成となっている。

• 公開日：2004/09/16
• 出典：半導体記憶装置
• 出願人：株式会社東芝