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カテゴリー:日本 - 電気 ( 世界での技術分布を見る )

世界でのこの技術分類の技術分布

技術 昇圧回路及び半導体装置

出願人 発明者
出願日 2010年2月26日 (4年9ヶ月経過) 出願番号 2010-041993
公開日 2011年9月15日 (3年2ヶ月経過) 公開番号 2011-181577
登録日 - 登録番号 -
特許期限 2030年2月26日 (残15年2ヶ月) 状態 未査定
技術分野
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図面 (7)

課題

半導体チップチップ面積を小さくできる昇圧回路を提供する。

解決手段

昇圧回路100は、N個(Nは2以上の自然数)の容量素子(容量素子C0〜C3)を備える。N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子(容量素子C2)は第(K−1)番目の容量素子(容量素子C1)によって昇圧された第(K−1)番目の昇圧電圧受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子(容量素子C3)に供給し、第N番目の容量素子の一端(出力端子UT)から第N番目の昇圧電圧を発生する。N個の容量素子の内、少なくとも1つの容量素子(容量素子C0及びC1)は他の容量素子(容量素子C2及びC3)が形成された第1のチップ(半導体チップCHIP2)とは異なる第2のチップ(半導体チップCHIP1)に形成され、第1及び第2のチップは互いに積層されている。

背景

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DRAM(Dynamic Random Access Memory)に代表される半導体装置においては、半導体装置外部から供給される直流電圧より高い電圧を、装置を構成する半導体チップ内存在する内部回路に供給する場合がある。ここで、上記内部回路としては、例えばメモリセルを駆動するワード線高電圧を供給する昇圧回路、或いはNチャネル型MOSトランジスタが形成される半導体基板マイナス電圧にするバックバイアスジェネレータなどがある。

ところで、昇圧回路としては、コッククロフトウォールトン回路が知られている(例えば、特許文献1、2を参照)。コッククロフト・ウォールトン回路は、容量素子整流素子とを組み合わせ多段直列接続した整流昇圧回路であり、その一端をトランス二次巻線で駆動し、反対端より直流高電圧取り出すようにしたものである。即ち、コッククロフト・ウォールトン回路によればトランスの二次巻線に形成される交流電圧半波ごとに整流され、容量素子と整流素子とを組み合わせた多段直列回路により整流電圧が順次加算され、多段直列回路の最終段より直流高電圧が取り出される。

概要

半導体チップチップ面積を小さくできる昇圧回路を提供する。昇圧回路100は、N個(Nは2以上の自然数)の容量素子(容量素子C0〜C3)を備える。N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子(容量素子C2)は第(K−1)番目の容量素子(容量素子C1)によって昇圧された第(K−1)番目の昇圧電圧受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子(容量素子C3)に供給し、第N番目の容量素子の一端(出力端子UT)から第N番目の昇圧電圧を発生する。N個の容量素子の内、少なくとも1つの容量素子(容量素子C0及びC1)は他の容量素子(容量素子C2及びC3)が形成された第1のチップ(半導体チップCHIP2)とは異なる第2のチップ(半導体チップCHIP1)に形成され、第1及び第2のチップは互いに積層されている。

目的

効果

実績

技術文献被引用数
0件
牽制数
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請求項

請求項1

N個(Nは2以上の自然数)の容量素子備え、前記N個の容量素子のうち第K番目(1<K<N、Kは自然数)の前記容量素子は第(K−1)番目の前記容量素子によって昇圧された第(K−1)番目の昇圧電圧受けて、前記第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の前記容量素子に供給し、第N番目の前記容量素子の一端から第N番目の昇圧電圧を発生する昇圧回路であって、前記N個の容量素子の内、少なくとも1つの前記容量素子は他の容量素子が形成された第1のチップとは異なる第2のチップに形成され、前記第1及び第2のチップは互いに積層されていることを特徴とする昇圧回路。

請求項2

積層される前記第1及び第2のチップにおける下層チップの容量素子のうち、一端が上層チップの容量素子へと接続される容量素子は、該一端が前記下層チップにおける最上部の第1のコンタクトへと接続され、前記上層チップの容量素子のうち、一端が前記下層チップの容量素子へと接続される容量素子は、該一端が前記上層チップにおける最下部の第2のコンタクトへと接続され、前記第1のコンタクトと前記第2のコンタクトは接続されることを特徴とする請求項1記載の昇圧回路。

請求項3

前記第1及び第2のチップは同一構成のチップであって、該チップにおいて前記第1のコンタクトと前記第2のコンタクトが、チップ上方からの平面視において同一位置に位置することを特徴とする請求項2記載の昇圧回路。

請求項4

前記第N番目の昇圧電圧は、前記第1及び第2のチップにおける同一構成の内部回路にそれぞれ供給されることを特徴とする請求項3に記載の昇圧回路。

請求項5

前記昇圧回路は、それぞれ最下層から第1番目のチップ〜第M番目(Mは2以上の自然数)のチップ上に形成される、第1段〜第M段から構成され、前記第1段は、第1の信号入力される第1入力端と第1出力端との間に接続される第1番目の容量素子と、前記第1の信号と位相が180度反転した信号が入力される第2入力端と第2出力端との間に接続される第2番目の容量素子と、前記第2入力端と前記第1出力端との間に接続される第1番目の整流素子と、前記第1出力端と前記第2出力端との間に接続される第2番目の整流素子と、の組合せから構成され、前記第1段〜第M段のうちの第L段(1<L≦M)は、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と自身の第1出力端との間に接続される第(2L−1)番目の容量素子と、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第(2L)番目の容量素子と、前記自身の第2入力端と前記自身の第1出力端との間に接続される第(2L−1)番目の整流素子と、前記自身の第1出力端と前記自身の第2出力端との間に接続される第(2L)番目の整流素子と、の組合せから構成され、前記第M番目のチップの第2出力端から昇圧電圧を出力することを特徴とする請求項1に記載の昇圧回路。

請求項6

前記昇圧回路は、それぞれ最下層から第1番目のチップ〜第M番目(Mは2以上の自然数)のチップ上に形成される、第1段〜第M段から構成され、前記第1段は、第1の信号が入力される第1入力端と第1出力端との間に接続される第1番目の容量素子と、前記第1の信号と位相が180度反転した信号が入力される第2入力端と前記第1出力端との間に接続される第1番目の整流素子と、の組合せから構成され、前記第2入力端と第2出力端との間は直結されており、前記第2段は、前記第1番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第2番目の容量素子と、前記第1番目のチップの第1出力端に接続される自身の第1入力端と前記自身の第2出力端との間に接続される第2番目の整流素子と、の組合せから構成され、前記自身の第1入力端と自身の第1出力端との間は直結されており、前記第1段〜第M段のうちの第L段(2<L≦M)は、Lが奇数の場合、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と自身の第1出力端との間に接続される第(L)番目の容量素子と、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と前記自身の第1出力端との間に接続される第(L)番目の整流素子と、の組合せから構成され、前記自身の第2入力端と自身の第2出力端との間は直結されており、Lが偶数の場合、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第(L)番目の容量素子と、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と前記自身の第2出力端との間に接続される第(L)番目の整流素子と、の組合せから構成され、前記自身の第1入力端と第1出力端との間は直結されており、Mが奇数の場合、前記第M番目のチップの第1出力端から、Mが偶数の場合、前記第M番目のチップの第2出力端から、昇圧電圧を出力することを特徴とする請求項1に記載の昇圧回路。

請求項7

前記第1番目のチップから第M番目のチップ各々における前記第1入力端と前記第1出力端、前記第1番目のチップから第M番目のチップ各々における前記第2入力端と前記第2出力端とは、それぞれチップを平面視して同一位置に位置し、前記第1番目のチップから第M番目のチップは積層され、下層チップの第1出力端と上層チップの第1入力端、下層チップの第2出力端と上層チップの第2入力端それぞれが積層順に従って縦列接続されることを特徴とする請求項5または請求項6いずれか一項に記載の昇圧回路。

請求項8

前記第M番目のチップから出力される昇圧電圧は、前記第1番目のチップから第M番目のチップ各々における同一構成の内部回路にそれぞれ供給されることを特徴とする請求項5乃至請求項7いずれか一項に記載の昇圧回路。

請求項9

前記内部回路は、前記昇圧電圧が供給されると、0または1の論理レベルを不揮発記憶するヒューズ素子を有することを特徴とする請求項4または請求項8いずれか一項に記載の昇圧回路。

請求項10

第1の電圧が供給され、前記第1の電圧よりも大きい第2の電圧を発生する第1の電圧発生回路を備えた第1のチップと、前記第1のチップに積層され、前記第2の電圧を前記第1のチップから供給され、前記第2の電圧よりも大きい第3の電圧を発生する第2の電圧発生回路を備えた第2のチップと、を備え、前記第1及び第2の電圧発生回路は其々のチップ内において互いに等しい位置に配置されていることを特徴とする半導体装置

請求項11

前記第1及び第2の電圧発生回路は互いに等しい回路構成であることを特徴とする請求項10に記載の半導体装置。

請求項12

前記第1のチップは第1及び第2の面を有するものであって、前記第1の面に前記第1の電圧が供給される第1の端子と、前記第2の面に前記第2の電圧が供給される第2の端子と、を備え、前記第2のチップは第3及び第4の面を有するものであって、前記第3の面に前記第2の電極と接続される第3の端子と、前記第4の面に前記第3の電圧が供給される第4の端子と、を備えることを特徴とする請求項10に記載の半導体装置。

請求項13

前記第1のチップは前記第1のチップを貫通する第1の貫通電極と、前記第1の貫通電極と接続される第5及び第6の端子を前記第1及び第2の面に其々有し、前記第2のチップは前記第2のチップを貫通する第2の貫通電極と、前記第2の貫通電極と接続される第7及び第8の端子を前記第3及び第4の面に其々有するものであって、前記第1のチップの前記第6の端子は前記第2のチップの前記第7の端子と接続され、前記第7の端子には前記第3の電圧が供給されることを特徴とする請求項10に記載の半導体装置。

詳細

技術分野

0001

本発明は、昇圧回路及び半導体装置に関する。


背景技術

0002

DRAM(Dynamic Random Access Memory)に代表される半導体装置においては、半導体装置外部から供給される直流電圧より高い電圧を、装置を構成する半導体チップ内存在する内部回路に供給する場合がある。ここで、上記内部回路としては、例えばメモリセルを駆動するワード線高電圧を供給する昇圧回路、或いはNチャネル型MOSトランジスタが形成される半導体基板マイナス電圧にするバックバイアスジェネレータなどがある。

0003

ところで、昇圧回路としては、コッククロフトウォールトン回路が知られている(例えば、特許文献1、2を参照)。コッククロフト・ウォールトン回路は、容量素子整流素子とを組み合わせ多段直列接続した整流昇圧回路であり、その一端をトランス二次巻線で駆動し、反対端より直流高電圧取り出すようにしたものである。即ち、コッククロフト・ウォールトン回路によればトランスの二次巻線に形成される交流電圧半波ごとに整流され、容量素子と整流素子とを組み合わせた多段直列回路により整流電圧が順次加算され、多段直列回路の最終段より直流高電圧が取り出される。

0004

特開2006−286302号公報 特開平11−8159号公報


発明が解決しようとする課題

0005

半導体チップ上にコッククロフト・ウォールトン回路を形成すれば、高電圧を発生させて内部回路に供給することが可能である。しかしながら、高電圧を発生させるためには、容量素子と整流素子とを組み合わせて多段直列接続することにより、半導体チップチップ面積が大きくなる。また、内部回路へ安定的に電流を供給するためには、容量素子及び整流素子各々のサイズも大きくなり、半導体チップのチップ面積が大きくなる。すなわち、コッククロフト・ウォールトン回路のように高電圧を発生する回路を、半導体チップ上に形成することは、チップ面積の増大を招くという問題があった。


課題を解決するための手段

0006

本発明は、N個(Nは2以上の自然数)の容量素子を備え、N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子は第(K−1)番目の容量素子によって昇圧された第(K−1)番目の昇圧電圧受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子に供給し、第N番目の容量素子の一端から第N番目の昇圧電圧を発生する昇圧回路であって、N個の容量素子の内、少なくとも1つの容量素子は他の容量素子が形成された第1のチップとは異なる第2のチップに形成され、第1及び第2のチップは互いに積層されていることを特徴とする昇圧回路である。


発明の効果

0007

本発明によれば、コッククロフト・ウォールトン回路のように高電圧を発生する回路を、少なくとも2チップ以上の複数の半導体チップ上に形成するので、チップ面積を小さくできる効果がある。


図面の簡単な説明

0008

本発明の昇圧回路の論理回路図である。 図1の論理回路図を半導体基板上に形成した際の断面構造を表わす図である。 本発明の他の実施形態による昇圧回路の論理回路図である。 図3の論理回路図を半導体基板上に形成した際の断面構造を表わす図である。 本発明の他の実施形態による昇圧回路の論理回路図である。 本発明の昇圧回路を組み込んだシステムを表わす構造図である。


実施例

0009

本発明の課題を解決する技術思想代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。 昇圧回路(例えばコッククロフト・ウォールトン回路)は、2個ずつの整流素子と容量素子との組み合わせを1段として、これをn段直列接続する構成を取ると、振幅V0(波高値は±V0/2となる)の交流入力に対して、出力端子からn×V0の直流出力電圧出力する回路である。そして、昇圧回路の出力端子には、負荷として用途に応じた種々の回路が接続される。昇圧回路が、出力端子に接続される回路に安定した直流電圧を供給するためには、上記回路整流素子及び容量素子のサイズを大きくするなどして、昇圧回路の駆動能力を高める必要がある。

0010

しかし、昇圧回路を、1つの半導体チップ各々の上に設けることは、整流素子と容量素子の回路定数を大きくする必要が生じ、半導体チップのチップサイズも増大する。そこで、複数の半導体チップを積層して組み立てられた、例えばMCP構造の半導体装置においては、積層される半導体チップ全体で、上記昇圧回路を構成することが考えられる。このように昇圧回路を積層される半導体チップに分散させれば、半導体チップ各々において、サイズの大きい昇圧回路を設ける必要はなくなる。 すなわち、本発明の技術思想は、複数の容量素子を用いてチャージポンプ電圧累積的に昇圧させた昇圧電圧の発生回路であって、該複数の容量素子を互いに積層された複数のチップに分散させて配置することを技術思想とする。 以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

0011

(第1実施形態) 図1は、本発明の実施形態に係る昇圧回路100の論理回路図である。図1において、昇圧回路100は、半導体チップCHIP1(第2のチップ)と半導体チップCHIP2(第1のチップ)各々に設けられた容量素子と整流素子により構成される。ここで、破線L1とL2との間の領域が半導体チップCHIP1の領域であり、破線L2とL3との間の領域が半導体チップCHIP2の領域である。昇圧回路100は、半導体チップCHIP1及び半導体チップCHIP2が積層されることにより構成されるものである。

0012

半導体チップCHIP1は、ノード1A及びノード1Bから、交流電圧が入力され、ノード2A及びノード2Bから昇圧電圧を出力し、半導体チップCHIP2は、半導体チップCHIP1から供給される昇圧電圧を更に昇圧し、ノード3A及びノード3Bへ出力する。このうち、ノード3Bが出力端子OUTとなる。

0013

半導体チップCHIP1は、ノード1Aとノード2Aとの間に容量素子C0、ノード1Bとノード2A(図1においてはノード1C)との間に整流素子(ダイオードD0)、ノード1Cとノード2Bとの間に整流素子(ダイオードD1)、及びノード1B(図1においてはノード1D)とノード2Bとの間に容量素子C1を備える。ダイオードD0は、アノードがノード1Bに、カソードがノード1Cに接続される。また、ダイオードD1は、アノードがノード1Cに、カソードがノード2Bに接続される。

0014

半導体チップCHIP2は、ノード2Aとノード3Aとの間に容量素子C2、ノード2Bとノード3A(図1においてはノード2C)との間に整流素子(ダイオードD2)、ノード2Cとノード3Bとの間に整流素子(ダイオードD3)、及びノード2B(図1においてはノード2D)とノード3Bとの間に容量素子C3を備える。ダイオードD2は、アノードがノード2Bに、カソードがノード2Cに接続される。また、ダイオードD3は、アノードがノード2Cに、カソードがノード3Bに接続される。

0015

半導体チップCHIP1は、チップを積層して昇圧回路100を形成する場合、最下層のチップに相当する。そして、半導体チップCHIP1のノード1A及びノード1Bは、それぞれ交流電圧が供給されるノードA及びノードBに接続されている。ここで、図1において符号Tsは、交流発生部を示しており、ノードA及びノードBの間に、例えば正弦波を発生する。すなわち、交流発生部Tsは、ノードA及びノードBに、互いに位相が180度反転した信号を供給する。以下の昇圧回路100の動作説明においては、交流発生部Tsは、1サイクル毎に負電圧(−E)から正電圧(+E)の間で電圧が変化する波高値Eの交流電圧(振幅は2E)を、ノードA及びノードBに供給するものとする。

0016

つまり、半導体チップCHIP1は、第1の信号が入力される第1入力端(ノード1A)と第1出力端(ノード2A)との間に接続される容量素子C0と、第1の信号と位相が180度反転した信号が入力される第2入力端(ノード1B)と第2出力端(ノード2B)との間に接続される容量素子C1と、第2入力端(ノード1B)と第1出力端(ノード2A)との間に接続される整流素子(ダイオードD0)と、第1出力端(ノード2A)と第2出力端(ノード2B)との間に接続される整流素子(ダイオードD1)と、の組合せから構成される昇圧回路の1段(第1段目)を構成する。

0017

また、半導体チップCHIP2は、半導体チップCHIP1の第1出力端(ノード2A)に接続される第1入力端(ノード2A)と第1出力端(ノード3A)との間に接続される容量素子C2と、半導体チップCHIP1の第2出力端(ノード2B)に接続される第2入力端(ノード2B)と第2出力端(ノード3B)との間に接続される容量素子C3と、第2入力端(ノード2B)と第1出力端(ノード3A)との間に接続される整流素子(ダイオードD2)と、第1出力端(ノード3A)と第2出力端(ノード3B)との間に接続される整流素子(ダイオードD3)と、の組合せから構成される昇圧回路の1段(第2段目)を構成する。

0018

このように、昇圧回路100を構成する第1段目は、半導体チップCHIP1に設けられ、第1段目と同一構成である第2段目は半導体チップCHIP2に設けられている。すなわち、昇圧回路100は、複数のチップ(この場合、CHIP1及びCHIP2の2チップ)に分散させて配置されている。 次に、以上のように構成された昇圧回路100の動作について説明する。

0019

整流素子(ダイオードD0)は、半導体チップCHIP1に交流電圧が供給されると、最初の負の半サイクル(ノードAの電圧レベルがノードBの電圧レベルより低いサイクル)において、容量素子C0を電圧レベルEまで充電する。容量素子C0〜C3各々の、容量値をCとし、交流発生部Ts側の端子を(−)端子、出力端子OUT側の端子を(+)端子とすると、容量素子C0には(E×C)の電荷充電される。

0020

次に、整流素子(ダイオードD1)は、上述の負の半サイクルに続く正の半サイクルにおいて、容量素子C0に充電された電荷を、容量素子C1に移動させ、容量素子C1を充電する。この半サイクルにおいて、ダイオードD0のアノード・カソード間には逆バイアス印加されるので、容量素子C0の電荷が交流電源側に流れることはない。また、容量素子C0は、(−)端子が電圧レベルE、(+)端子が電圧レベル2Eとなり、これによって容量素子C1の(+)端子と(−)端子間の電圧レベルの差は2Eとなる。

0021

次に、整流素子(ダイオードD2)は、上述の正の半サイクルに続く負の半サイクルにおいて、容量素子C1に充電された電荷を、容量素子C2に移動させ、容量素子C2を充電する。この半サイクルにおいては、ダイオードD1のアノード・カソード間には逆バイアスが印加されるので、容量素子C1の電荷が容量素子C0側に流れることはない。また、容量素子C1は、(−)端子が電圧レベルE、(+)端子が電圧レベル3Eとなり、これによって容量素子C2の(+)端子と(−)端子間の電圧レベルの差はEとなる。

0022

次に、整流素子(ダイオードD3)は、上述の負の半サイクルに続く正の半サイクルにおいて、容量素子C2に充電された電荷を、容量素子C3に移動させ、容量素子C3を充電する。この半サイクルにおいて、ダイオードD2のアノード・カソード間には逆バイアスが印加されるので、容量素子C2の電荷が交流電源側に流れることはない。また、容量素子C2は、(−)端子が電圧レベルE、(+)端子が電圧レベル3Eとなり、これによって容量素子C3の(+)端子と(−)端子間の電圧レベルの差は2Eとなる。 つまり、交流電圧の波高値をEとした場合、ノード2Bの電圧レベルは2E、ノード3Bの電圧レベルは4Eとなる。本実施形態においてはコッククロフト・ウォールトン回路を2段で構成する場合であるが、一般的にn段で構成するとした場合は、出力端子OUTから取りだすことのできる直流電圧のレベルは、理想的には2×n×Eとなる。

0023

このように、上記動作説明においては、昇圧回路100を構成する各段を構成する2つの容量素子のうち、先に電圧レベルが昇圧されて、充電された電荷を同じ段の他方の容量素子へ移動させる容量素子は、第1入力端と第1出力端との間に接続された容量素子(容量素子C0またはC2)である。上記説明では、第1段においては、容量素子C0が先に昇圧されて、容量素子C1へ電荷を移動させる。また、第2段においては、容量素子C2が先に昇圧されて、容量素子C3へ電荷を移動させる。もちろん、第1段と第2段は接続されて昇圧回路を構成するので、第1段と第2段の間においては、前段の容量素子(容量素子C1)が先に電圧レベルが昇圧されて、充電された電荷を後段の容量素子(容量素子C2)へ移動させる。

0024

すなわち、昇圧回路100は、一般的には、N個(Nは2以上の自然数)の容量素子を備え、N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子は第(K−1)番目の容量素子によって昇圧された第(K−1)番目の昇圧電圧を受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子に供給し、第N番目の容量素子の一端(出力端子OUT)から第N番目の昇圧電圧を発生する昇圧回路である。ここで、上記実施形態の説明においては、N=4であり、第1番目の容量素子C0、第2番目の容量素子C1、第3番目の容量素子C2、第4番目の容量素子C3の順に、昇圧され、次の容量素子へ電荷を移動させていく。この繰り返しにより、各容量素子について最高電圧として電圧レベル2Eまで充電され、出力端子OUTから昇圧された直流電圧(電圧レベル4E)を取り出すことが可能になる。

0025

また、昇圧回路100を、2個ずつの容量素子及び整流素子を備えたM個(Mは2以上の自然数)の半導体チップで構成するとした場合、昇圧回路100の第1段及び第L段(1<L≦M、Lは自然数)段の、上記素子の接続関係は以下のように表わすことができる。 昇圧回路100を構成する第1段は、最下層に位置する第1番目の半導体チップ上に形成され、第1の信号が入力される第1入力端(ノード1A)と第1出力端(ノード2A)との間に接続される第1番目の容量素子C0と、第1の信号と位相が180度反転した信号が入力される第2入力端(ノード1B)と第2出力端(ノード2B)との間に接続される第2番目の容量素子C1と、第2入力端(ノード1B)と第1出力端(ノード2A)との間に接続される第1番目の整流素子(ダイオードD0)と、第1出力端(ノード2A)と第2出力端(ノード2B)との間に接続される第2番目の整流素子(ダイオードD1)と、の組合せから構成される。

0026

また、昇圧回路100を構成する第L段は、最下層に位置する第1番目のチップから数えて第L番目の半導体チップ上に形成され、第(L−1)番目の半導体チップの第1出力端(ノードLA)に接続される第1入力端(ノードLAとする)と第1出力端(ノード(L+1)Aとする)との間に接続される第(2L−1)番目の容量素子C(2L−2)と、第(L−1)番目の半導体チップの第2出力端(ノードLB)に接続される第2入力端(ノードLB)と第2出力端(ノード(L+1)B)との間に接続される第(2L)番目の容量素子C(2L−1)と、第2入力端(ノードLB)と第1出力端(ノード(L+1)A)との間に接続される第(2L−1)番目の整流素子(ダイオードD(2L−2))と、第1出力端(ノード(L+1)A)と第2出力端(ノード(L+1)B)との間に接続される第(2L)番目の整流素子(ダイオードD(2L−1))と、の組合せから構成される。

0027

このような構成により、図1に示す半導体チップCHIP1及びCHIP2を2層積層した場合、すなわち2段のコッククロフト・ウォールトン回路においては、2段目の出力である出力端子OUTから、2×(2E)の昇圧電圧を取りだすことができる。ここで、半導体チップをMチップ積層した場合を考えると、上記動作を3段目以降においても繰り返し、出力端子OUTから、M×(2E)の昇圧電圧を取りだすことができる。

0028

なお、図1において、昇圧回路100を、破線L1、L2及びL3で示す範囲において、半導体チップCHIP1及びCHIP2の2チップで構成することとした。すなわち、昇圧回路の第1段目と第2段目とを、2チップ上に形成することとした。これによって1チップ上で昇圧回路100を形成した場合に比べ、容量素子及び整流素子が占める表面積を減ずることが可能となる。

0029

なお、この1段分を、さらに2つの組に分けて、合計4チップ上に形成することも可能である。例えば、図1において、破線L1と一点鎖線L1Hとの間、一点鎖線L1Hと破線L2との間、破線L2と一点鎖線L2Hとの間、及び一点鎖線L2Hと破線L3との間、で示す範囲によって、4つのチップに分けることも可能である。

0030

つまり、昇圧回路は、それぞれ最下層から第1番目のチップ〜第M番目(Mは2以上の自然数)のチップ上に形成される、第1段〜第M段から構成される。 ここで、第1段は、第1の信号が入力される第1入力端と第1出力端との間に接続される第1番目の容量素子と、第1の信号と位相が180度反転した信号が入力される第2入力端と第1出力端との間に接続される第1番目の整流素子と、の組合せから構成され、第2入力端と第2出力端との間は直結される。 また、第2段は、第1番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第2番目の容量素子と、第1番目のチップの第1出力端に接続される自身の第1入力端と自身の第2出力端との間に接続される第2番目の整流素子と、の組合せから構成され、自身の第1入力端と自身の第1出力端との間は直結される。

0031

また、第3段以降は、すなわち第1段〜第M段のうちの第L段(2<L≦M)は、Lが奇数の場合と偶数の場合で次のように表わすことができる。 すなわち、Lが奇数の場合、第L段は、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と自身の第1出力端との間に接続される第(L)番目の容量素子と、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と自身の第1出力端との間に接続される第(L)番目の整流素子と、の組合せから構成され、自身の第2入力端と自身の第2出力端との間は直結される。 一方、Lが偶数の場合、第L段は、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第(L)番目の容量素子と、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と自身の第2出力端との間に接続される第(L)番目の整流素子と、の組合せから構成され、自身の第1入力端と第1出力端との間は直結される。

0032

また、Mが奇数の場合、第M番目のチップの第1出力端から、Mが偶数の場合、第M番目のチップの第2出力端から、昇圧電圧を出力する。 この場合、各チップ上には容量素子及びダイオードを一つずつ形成すればよいので、1チップ上で容量素子及びダイオードが占める表面積をさらに減ずることが可能となる。

0033

次に、図1で示した論理回路を、半導体基板上に実現した実施例について説明する。 図2は、図1の論理回路図を構造図に表わした図であり、同一構成を有する半導体チップCHIP1及びCHIP2を積層し、昇圧回路100を形成したときの半導体チップの断面図を表している。 図2において、半導体チップCHIP1の領域は、破線L1及びL2との間で示す範囲の領域であり、半導体チップCHIP2の領域は、破線L2及びL3との間で示す範囲の領域である。また、半導体チップCHIP1は、半導体チップCHIP2に対して下層に設けられ、2つのチップはバンプ電極BP31とバンプ電極BP12、バンプ電極BP41とバンプ電極BP22、バンプ電極BPSS21とバンプ電極BPSS12により接続される。ここで、バンプ電極BP31とバンプ電極BP12との接続点が、図1で示したノード2Aに、バンプ電極BP41とバンプ電極BP22との接続点が、図1で示したノード2Bに相当する。

0034

また、半導体チップCHIP1におけるバンプ電極BP11及びバンプ電極BP21は、図1における破線L1において、昇圧回路100が搭載される例えばパッケージ基板上配線とそれぞれ接続される。そして、バンプ電極BP11と基板上の配線との接続点が、図1で示したノードAに、バンプ電極BP21と基板上の配線との接続点が、図1で示したノードBに、それぞれ相当する。そして、ノードA及びノードBは、図2においては不図示の交流発生部Tsにそれぞれ接続される。また、バンプ電極BPSS11は、P型半導体基板SUB接地電圧VSSを供給するための電極である。

0035

バンプ電極は、P型半導体基板PSUBを貫く貫通電極により、P型半導体基板PSUB表面コンタクトと接続される。貫通電極は、基板の裏面に形成されたバンプ電極に供給される信号を、基板の表面側伝達する電極であり、P型半導体基板PSUBとは電気的絶縁されている。また、貫通電極は、半導体チップの上方にも設けられ、チップ内のコンタクトとバンプ電極とを電気的に接続する。 例えば、バンプ電極BP11は、貫通電極PE11を介して、P型半導体基板PSUBの表面側にあるコンタクトCT11に接続される。同様に、バンプ電極BP21は、貫通電極PE21を介して、P型半導体基板PSUBの表面側にあるコンタクトCT21に接続される。また、バンプ電極BPSS11は、貫通電極PESS11を介して、P型半導体基板PSUBの表面側にあるコンタクトCT161に接続される。

0036

次に、半導体チップCHIP1の内部構造について説明する。 図2において、P型半導体基板PSUBの表面側における縦方向の配線は所謂コンタクト、横方向の配線は所謂配線層に相当する。 図1における容量素子C0は、P型半導体基板PSUB上に形成されるMOS型トランジスタデプレッション型を用いている。容量素子C0は、ゲート電極GP51、N型拡散層ND31及びN型拡散層ND41から構成される。N型拡散層ND31及びN型拡散層ND41は、それぞれコンタクトCT31及びコンタクトCT41を介して、配線LN11に接続される。配線LN11は、コンタクトCT11、貫通電極PE11を介して、上述のバンプ電極BP11と接続される。バンプ電極BP11は、交流発生部Tsから、第1の信号が入力される。 また、ゲート電極GP51は、コンタクトCT51を介して、配線LN31に接続される。配線LN31は、コンタクトCT131、貫通電極PE31を介して、バンプ電極BP31と接続される。ここで、コンタクトCT131は、半導体チップCHIP1を上方から平面視した場合、上記コンタクトCT11と同一位置に位置する。バンプ電極BP31は、上層の半導体チップCHIP2のバンプ電極BP12と接続される。

0037

また、図1における容量素子C1は、ゲート電極GP121、N型拡散層ND101及びN型拡散層ND111から構成される。N型拡散層ND101及びN型拡散層ND111は、それぞれコンタクトCT101及びコンタクトCT111を介して、配線LN21に接続される。配線LN21は、コンタクトCT21、貫通電極PE21を介して、上述のバンプ電極BP21と接続される。バンプ電極BP21は、交流発生部Tsから、第2の信号が入力される。 また、ゲート電極GP121は、コンタクトCT121を介して、配線LN41に接続される。配線LN41は、コンタクトCT141、貫通電極PE41を介して、バンプ電極BP41と接続される。ここで、コンタクトCT141は、半導体チップCHIP1を上方から平面視した場合、上記コンタクトCT21と同一位置に位置する。バンプ電極BP41は、上層の半導体チップCHIP2のバンプ電極BP22と接続される。 なお、容量素子C0、C1は、この構成に限定されるものではなく、例えば、ゲート電極直下にN型拡散層を囲むN型ウェルを形成することで、ゲート電極とNウェル間に形成される容量素子としても良い。

0038

整流素子(ダイオードD0)は、P型拡散層PD61(アノード電極)、P型拡散層PD61を取り囲むようにP型半導体基板PSUB内に形成されたN型拡散層ND71(カソード電極が)から構成される。P型拡散層PD61は、コンタクトCT61を介して、配線LN21に接続される。また、N型拡散層ND71は、コンタクトCT71を介して、配線LN31に接続される。 また、整流素子(ダイオードD1)は、P型拡散層PD81(アノード電極)、P型拡散層PD81を取り囲むようにP型半導体基板PSUB内に形成されたN型拡散層ND91(カソード電極が)から構成される。P型拡散層PD81は、コンタクトCT81を介して、配線LN31に接続される。また、N型拡散層ND91は、コンタクトCT91を介して、配線LN41に接続される。

0039

P型半導体基板PSUB内に形成されたP型拡散層PD151は、P型半導体基板PSUBに接地電圧を供給するための拡散層であり、CT151を介して、配線LN51に接続される。配線LN51は、コンタクトCT161、貫通電極PESS11を介して、バンプ電極BPSS11と接続され、接地される。また、コンタクトCT161は、貫通電極PESS21を介して、バンプ電極BPSS21と接続され、上層の半導体チップCHIP2のバンプ電極BPSS12と接続される。

0040

図2において、半導体チップCHIP1に積層される半導体チップCHIP2は、半導体チップCHIP1と同一の内部構造とすることができる。なぜなら、上述の通り、半導体チップCHIP1において、入力端に接続されるコンタクトCT11と出力端に接続されるコンタクトCT131の位置が、チップ上方から平面視して同一位置に位置する。また、入力端に接続されるコンタクトCT21と出力端に接続されるコンタクトCT141の位置が、チップ上方から平面視して同一位置に位置する。そのため、半導体チップCHIP1と同一の内部構造を有する半導体チップを、半導体チップCHIP1にバンプ電極の位置を合わせて積層するだけで、半導体チップCHIP2は、自身の入力端から半導体チップCHIP1が生成した昇圧電圧を取り込むことができるからである。 図2において貫通電極、バンプ電極以外のトランジスタ等の各素子については、半導体チップCHIP1と同一の符号を付しており、その説明は省略する。 バンプ電極BP12は、半導体チップCHIP1のバンプ電極BP31と接続される。バンプ電極BP12は、貫通電極PE12、コンタクトCT11及び配線LN11を介して、容量素子C2と接続される。従って、図1の論理回路に示すように、容量素子C0の(+)端子と容量素子C2の(−)端子が接続される。また、容量素子C2の(+)端子は、配線LN31、コンタクトCT131及び貫通電極PE32を介してバンプ電極BP32へと接続される。バンプ電極BP32は、図1におけるノード3Aに相当する。

0041

また、バンプ電極BP22は、半導体チップCHIP1のバンプ電極BP41と接続される。バンプ電極BP22は、貫通電極PE22、コンタクトCT21及び配線LN21を介して、容量素子C3と接続される。従って、図1の論理回路に示すように、容量素子C1の(+)端子と容量素子C3の(−)端子が接続される。また、容量素子C3の(+)端子は、配線LN41、コンタクトCT141及び貫通電極PE42を介してバンプ電極BP42へと接続される。バンプ電極BP42は、図1におけるノード3Bに相当するとともに、出力端子OUTに相当する。

0042

また、バンプ電極BPSS12は、半導体チップCHIP1のバンプ電極BPSS21と接続される。バンプ電極BPSS12は、貫通電極PESS12、コンタクトCT161、配線LN51及びコンタクトCT151を介して、P型拡散層PD151と接続される。これにより、P型半導体基板PSUBは接地電圧が供給される。また、コンタクトCT161は、貫通電極PESS22を介して、バンプ電極BPSS22へと接続される。

0043

本実施形態においては、昇圧回路100は、半導体チップCHIP1及びCHIP2の2チップから構成される場合を説明している。そのため、半導体チップCHIP2のバンプ電極BP32、BP42及びBPSS22に接続される上層チップのバンプ電極は存在しない。3チップ以上の積層構造をとる場合、対応する容量素子が接続されるように、3チップ目以降のバンプ電極が接続される。すなわち、第K番目の容量素子は、第(K+2)番目の容量素子と接続され、最上位置のチップまで直列に接続される。また、第(K−1)番目の容量素子は、第(K+1)番目の容量素子と接続され、最上位置のチップまで直列に接続される。

0044

このように、本発明の昇圧回路は、N個(Nは2以上の自然数)の容量素子(例えばN=4とした場合の容量素子C0〜C3)を備え、N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子(例えばK=2とした場合の容量素子C2)は第(K−1)番目の容量素子(容量素子C1)によって昇圧された第(K−1)番目の昇圧電圧を受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子(容量素子C3)に供給し、第N番目の容量素子の一端(出力端子OUT)から第N番目の昇圧電圧を発生する昇圧回路(昇圧回路100a)であって、N個の容量素子の内、少なくとも1つの容量素子(容量素子C0及びC1)は他の容量素子(容量素子C2及びC3)が形成された第1のチップ(半導体チップCHIP2)とは異なる第2のチップ(半導体チップCHIP1)に形成され、第1及び第2のチップは互いに積層されていることを特徴とする昇圧回路である。

0045

本発明によれば、コッククロフト・ウォールトン回路のように高電圧を発生する回路を、少なくとも2チップ以上の複数の半導体チップ上に形成することができるので、昇圧回路を搭載する半導体チップのチップサイズを小さくできる効果がある。

0046

また、積層される第1及び第2のチップにおける下層チップ(半導体チップCHIP1)の容量素子のうち、一端が上層チップ(半導体チップCHIP2)の容量素子(容量素子C2及びC3)へと接続される容量素子(容量素子C0及びC1)は、チップにおける最上部の第1のコンタクト(コンタクトCT131及びCT141)へと接続される。また、上層チップ(半導体チップCHIP2)の容量素子のうち、一端が下層チップの容量素子へと接続される容量素子は、チップにおける最下部の第2のコンタクト(コンタクトCT11及びCT21)へと接続される。そして、第1のコンタクト(コンタクトCT131及びCT141)と第2のコンタクト(コンタクトCT11及びCT21)は接続されている。 また、上述の通り、第1のコンタクトと第2のコンタクトは、チップ上方からの平面視において同一位置に位置しているので、バンプ電極の位置を合わせて積層するだけで、昇圧回路100を構成することができる。つまり、貫通電極及びバンプ電極を用いて、下層チップの出力端と上層チップ入力端を接続するだけで昇圧回路100を構成することができるので、第1の半導体チップCHIP1と第2の半導体チップCHIP2とを、同一の構造を有するチップとすることができる。これにより、第1の半導体チップと第2の半導体チップを形成するための製造工程を共通化することが可能となり、昇圧回路100の製造コストを低減できる。なお、上で説明した図1、2の構成はいわば半導体装置を用いて構成される電源部であり、半導体装置に限らず、一般的な電源として様々な用途に利用可能なものである。

0047

次に、本発明の他の実施形態について説明する。 図3及び図4は、それぞれ本願発明の他の実施形態における昇圧回路100aの論理回路及び断面図である。図3図1に、図4図2にそれぞれ対応するため、それぞれ同一の部分には同一の符号を付し、その説明は省略する。 図3において、図1と異なる点は、第2の半導体チップCHIP2のノード3Bから出力される昇圧電圧SVTを、第1の半導体チップCHIP1内の内部回路A1及び第2の半導体チップCHIP2の内部回路A2に供給している点である。図4は、図3で示した論理回路を、半導体基板上に実現した実施例を示す。昇圧電圧SVTを、第1の半導体チップCHIP1内の内部回路A1及び第2の半導体チップCHIP2の内部回路A2に供給するためには、図4に示すように、接続ワイヤー(配線LNSV)を第2の半導体チップCHIP2上に設けることで実現可能である。

0048

昇圧電圧SVTは、例えば、第1及び第2の半導体チップが半導体記憶装置であって、不良メモリセルの冗長救済回路(内部回路)用に電気ヒューズを備えている場合の、該電気ヒューズをショートするための昇圧電圧SVTとして用いる事が可能である。なお、電気ヒューズとしては、内部回路を構成するノード間を電気的に接続するアンチヒューズであっても、ノード間を電気的に非接続とするヒューズであってもよい。 特に、例えば貫通電極を用いて1GBitの容量である同じ製造工程を経て製造された半導体記憶装置を8チップ用いて、8GBitの半導体記憶装置を形成する場合を考える。この場合、昇圧電圧SVTが9V必要とすると、1Vを振幅とする交流電圧を用いれば理想的には各チップで1Vずつ昇圧し、9Vの電圧が得られる。この9Vの昇圧電圧SVTを、各チップで、例えば上記ヒューズのプログラミングに用いる電圧とするためには、図4に示すように、最上層のチップから各チップへ供給できる構造をとる必要がある。なお、図4においては、半導体チップCHIP2を最上層のチップとする。

0049

昇圧電圧SVTは、半導体チップCHIP2のバンプ電極BP42から取りだされる。バンプ電極BP42は、配線LNSVを介してバンプ電極BPSV22に接続される。 バンプ電極BPSV22は、貫通電極PESV22、コンタクトCT171及び配線LN171を介して、内部回路A2に接続される。内部回路A2は、昇圧電圧SVTを使用する回路である。内部回路A2は、例えば、アンチヒューズを備え、昇圧電圧を供給して該ヒューズを切断することにより、0または1の情報を不揮発で保持するヒューズプログラム回路である。 また、コンタクトCT171は、貫通電極PESV12を介して、半導体チップCHIP2の裏面のバンプ電極BPSV12へ接続される。バンプ電極BPSV12は、半導体チップCHIP1のバンプ電極BPSV21と接続される。バンプ電極BPSV21は、貫通電極PESV21、コンタクトCT171及び配線LN171を介して、内部回路A1に接続される。内部回路A1は、内部回路A2と同一構成の回路であり、昇圧電圧SVTを用いて、内部回路A2とは、個別にプログラミングされる。また、半導体チップCHIP1のコンタクトCT171は、貫通電極PESV11を介して、半導体チップCHIP1の裏面のバンプ電極BPSV11へと接続される。

0050

このような構成を取ることで、昇圧回路100aは、最上位置の半導体チップにおいて発生させた昇圧電圧SVTを、昇圧回路を構成する各チップに供給し、昇圧電圧SVTを使用する各チップの内部回路へ供給することができる。

0051

次に、各半導体チップにおける整流素子の配置についての変形例について説明する。 図5は、本願発明の昇圧回路100bを半導体チップに分散させた場合、1チップにおける容量素子及び整流素子の論理回路図である。図1においては、1つの半導体チップ内に、2つの容量素子と2つの整流素子(ダイオード)、または1つの容量素子と1つの整流素子(ダイオード)の構成を開示した。図5においては、1つの半導体チップCHIP1A内に2つの容量素子と3つの整流素子(ダイオード)の構成となっている。なお、容量素子については、図1と同一構成であるので同一の符号を付し、その説明を省略する。図5において、整流素子は、ダイオードDA、ダイオードDB及びダイオードDCとなっている。ここで、ダイオードDA、ダイオードDB及びダイオードDCの電流駆動能力を示すサイズ比(大きいほど電流供給能力が高くなる)は、0.5:1:0.5となっている。図5に示す半導体チップCHIP1Aを上部チップ、下部チップと組み合わすことで、ダイオードDAは下部チップのダイオードDCと、ダイオードDCは上部チップのダイオードDAと、それぞれ並列に接続されることとなり、ダイオードDBと同じサイズが実現されるものである。

0052

また、上で説明した昇圧回路100を組み込んだ電源供給システムについて、図6を用いて以下に説明する。図6に示すように、電源供給システムは、基板S0上に配置された電源発生部61、昇圧回路100、動作回路63及びコントローラ64を備える。昇圧回路100は、半田ボールSB65〜SB68、及び基板S2を介して基板S0上に搭載されている。また、動作回路63は、半田ボールSB69〜SB71、及び基板S3を介して基板S0上に搭載されている。また、コントローラ64は、半田ボールSB72等、及び基板S4を介して基板S0上に搭載されている。 昇圧回路100は、電源発生部61から受ける交流電圧を昇圧し、その昇圧電圧SVTを動作回路63へ供給する構成である。

0053

図6において、電源発生部61は、AC電源から入力される交流電力電力変換し、半田ボールSB61及び半田ボールSB62から、それぞれ基板S0上の配線L61及び配線L62を介して、交流電圧を昇圧回路100へ供給する。また、電源発生部61は、内部のAC−DC変換器(A−Dコンバータ61a)により交流電圧を直流電圧に変換し、半田ボールSB63及び配線L63を介して、直流電圧を昇圧回路100及び動作回路63へ供給する。昇圧回路100及び動作回路63は、それぞれ半田ボールSB67及び半田ボールSB69から直流電圧を供給され、動作する。

0054

昇圧回路100は、半導体チップCHIP1〜CHIPnを積層して構成され、半田ボールSB65及び半田ボールSB66から入力される交流電圧を昇圧し、昇圧電圧SVTを、半田ボールSB68を介して、配線L64へ出力する。 動作回路63は、配線L64が接続される半田ボールSB70から昇圧電圧SVTが入力され、内部回路の動作に用いる。なお、コントローラ64は、半田ボールSB72、配線L65及び半田ボールSB71を介して動作回路63に対して制御信号を出力し、動作回路63の動作モードに応じて、上記内部回路に昇圧電圧SVTの使用を、許可または禁止する。 ここで、動作回路63は、例えばメモリセルの消去動作に直流高電圧を使用するフラッシュメモリである。また、上記内部回路は、昇圧電圧SVTを使用する例えばメモリセルが形成されるP型ウェル領域を高電圧へと駆動する駆動回路である。なお、このような昇圧電圧SVTを用いるものであれば、フラッシュメモリ等の半導体装置に限られるものではなく、半導体装置以外の高電圧を使用する装置であってもよい。

0055

100,100a,100b…昇圧回路、 CHIP1,CHIP2,CHIP1A…半導体チップ、 C,C0,C1,C2,C3…容量素子、 D,D0,D1,D2,D3,DA,DB,DC…ダイオード、 Ts…交流発生部、 A,B,1A,1B,1C,1D,2A,2B,2C,2D,3A,3B,LA,LB…ノード、OUT…出力端子、 BP11,BP31,BP12,BP32,BP21,BP41,BP22,BP42,BPSS11,BPSS21,BPSS12,BPSS22,BPSV11,BPSV21,BPSV12,BPSV22…バンプ電極、 PE11,PE31,PE12,PE32,PE21,PE41,PE22,PE42,PESS11,PESS21,PESS12,PESS22,PESV11,PESV21,PESV12,PESV22…貫通電極、 CT11,CT21,CT31,CT41,CT51,CT61,CT71,CT81,CT91,CT101,CT111,CT121,CT131,CT141,CT151,CT161,CT171…コンタクト、 LN11,LN21,LN31,LN41,LN51,LNSV,LN171,L61,L62,L63,L64,L65…配線、 GP51,GP121…ゲート電極、 ND31,ND41,ND71,ND91,ND101,ND111…N型拡散層、 PD61,PD81,PD151…P型拡散層、PSUB…P型半導体基板、 SVT…昇圧電圧、A1,A2…内部回路、61…電源発生部、63…動作回路、 64…コントローラ、 SB61,SB62,SB63,SB65,SB66,SB67,SB68,SB69,SB70,SB71,SB72…半田ボール、 S0,S2,S3,S4…基板


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