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技術 昇圧回路及び半導体装置

出願人 発明者
出願日 2010年2月26日 (4年5ヶ月経過) 出願番号 2010-041993
公開日 2011年9月15日 (2年10ヶ月経過) 公開番号 2011-181577
登録日 - 登録番号 -
特許期限 2030年2月26日 (残15年7ヶ月) 状態 未査定
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以下の情報は公開日時点(2011年9月15日)のものです。

課題

半導体チップチップ面積を小さくできる昇圧回路を提供する。

解決手段

昇圧回路100は、N個(Nは2以上の自然数)の容量素子(容量素子C0〜C3)を備える。N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子(容量素子C2)は第(K−1)番目の容量素子(容量素子C1)によって昇圧された第(K−1)番目の昇圧電圧受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子(容量素子C3)に供給し、第N番目の容量素子の一端(出力端子OUT)から第N番目の昇圧電圧を発生する。N個の容量素子の内、少なくとも1つの容量素子(容量素子C0及びC1)は他の容量素子(容量素子C2及びC3)が形成された第1のチップ(半導体チップCHIP2)とは異なる第2のチップ(半導体チップCHIP1)に形成され、第1及び第2のチップは互いに積層されている。

この項目の情報は公開日時点(2011年9月15日)のものです。
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背景

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DRAM(Dynamic Random Access Memory)に代表される半導体装置においては、半導体装置外部から供給される直流電圧より高い電圧を、装置を構成する半導体チップ内存在する内部回路に供給する場合がある。ここで、上記内部回路としては、例えばメモリセルを駆動するワード線高電圧を供給する昇圧回路、或いはNチャネル型MOSトランジスタが形成される半導体基板マイナス電圧にするバックバイアスジェネレータなどがある。

ところで、昇圧回路としては、コッククロフトウォールトン回路が知られている(例えば、特許文献1、2を参照)。コッククロフト・ウォールトン回路は、容量素子整流素子とを組み合わせ多段直列接続した整流昇圧回路であり、その一端をトランス二次巻線で駆動し、反対端より直流高電圧取り出すようにしたものである。即ち、コッククロフト・ウォールトン回路によればトランスの二次巻線に形成される交流電圧半波ごとに整流され、容量素子と整流素子とを組み合わせた多段直列回路により整流電圧が順次加算され、多段直列回路の最終段より直流高電圧が取り出される。

概要

半導体チップチップ面積を小さくできる昇圧回路を提供する。昇圧回路100は、N個(Nは2以上の自然数)の容量素子(容量素子C0〜C3)を備える。N個の容量素子のうち第K番目(1<K<N、Kは自然数)の容量素子(容量素子C2)は第(K−1)番目の容量素子(容量素子C1)によって昇圧された第(K−1)番目の昇圧電圧受けて、第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の容量素子(容量素子C3)に供給し、第N番目の容量素子の一端(出力端子OUT)から第N番目の昇圧電圧を発生する。N個の容量素子の内、少なくとも1つの容量素子(容量素子C0及びC1)は他の容量素子(容量素子C2及びC3)が形成された第1のチップ(半導体チップCHIP2)とは異なる第2のチップ(半導体チップCHIP1)に形成され、第1及び第2のチップは互いに積層されている。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項

以下の情報は公開日時点(2011年9月15日)のものです。

請求項1

N個(Nは2以上の自然数)の容量素子備え、前記N個の容量素子のうち第K番目(1<K<N、Kは自然数)の前記容量素子は第(K−1)番目の前記容量素子によって昇圧された第(K−1)番目の昇圧電圧受けて、前記第(K−1)番目の昇圧電圧を更に昇圧した第K番目の昇圧電圧を発生して第(K+1)番目の前記容量素子に供給し、第N番目の前記容量素子の一端から第N番目の昇圧電圧を発生する昇圧回路であって、前記N個の容量素子の内、少なくとも1つの前記容量素子は他の容量素子が形成された第1のチップとは異なる第2のチップに形成され、前記第1及び第2のチップは互いに積層されていることを特徴とする昇圧回路。

請求項2

積層される前記第1及び第2のチップにおける下層チップの容量素子のうち、一端が上層チップの容量素子へと接続される容量素子は、該一端が前記下層チップにおける最上部の第1のコンタクトへと接続され、前記上層チップの容量素子のうち、一端が前記下層チップの容量素子へと接続される容量素子は、該一端が前記上層チップにおける最下部の第2のコンタクトへと接続され、前記第1のコンタクトと前記第2のコンタクトは接続されることを特徴とする請求項1記載の昇圧回路。

請求項3

前記第1及び第2のチップは同一構成のチップであって、該チップにおいて前記第1のコンタクトと前記第2のコンタクトが、チップ上方からの平面視において同一位置に位置することを特徴とする請求項2記載の昇圧回路。

請求項4

前記第N番目の昇圧電圧は、前記第1及び第2のチップにおける同一構成の内部回路にそれぞれ供給されることを特徴とする請求項3に記載の昇圧回路。

請求項5

前記昇圧回路は、それぞれ最下層から第1番目のチップ〜第M番目(Mは2以上の自然数)のチップ上に形成される、第1段〜第M段から構成され、前記第1段は、第1の信号入力される第1入力端と第1出力端との間に接続される第1番目の容量素子と、前記第1の信号と位相が180度反転した信号が入力される第2入力端と第2出力端との間に接続される第2番目の容量素子と、前記第2入力端と前記第1出力端との間に接続される第1番目の整流素子と、前記第1出力端と前記第2出力端との間に接続される第2番目の整流素子と、の組合せから構成され、前記第1段〜第M段のうちの第L段(1<L≦M)は、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と自身の第1出力端との間に接続される第(2L−1)番目の容量素子と、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第(2L)番目の容量素子と、前記自身の第2入力端と前記自身の第1出力端との間に接続される第(2L−1)番目の整流素子と、前記自身の第1出力端と前記自身の第2出力端との間に接続される第(2L)番目の整流素子と、の組合せから構成され、前記第M番目のチップの第2出力端から昇圧電圧を出力することを特徴とする請求項1に記載の昇圧回路。

請求項6

前記昇圧回路は、それぞれ最下層から第1番目のチップ〜第M番目(Mは2以上の自然数)のチップ上に形成される、第1段〜第M段から構成され、前記第1段は、第1の信号が入力される第1入力端と第1出力端との間に接続される第1番目の容量素子と、前記第1の信号と位相が180度反転した信号が入力される第2入力端と前記第1出力端との間に接続される第1番目の整流素子と、の組合せから構成され、前記第2入力端と第2出力端との間は直結されており、前記第2段は、前記第1番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第2番目の容量素子と、前記第1番目のチップの第1出力端に接続される自身の第1入力端と前記自身の第2出力端との間に接続される第2番目の整流素子と、の組合せから構成され、前記自身の第1入力端と自身の第1出力端との間は直結されており、前記第1段〜第M段のうちの第L段(2<L≦M)は、Lが奇数の場合、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と自身の第1出力端との間に接続される第(L)番目の容量素子と、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と前記自身の第1出力端との間に接続される第(L)番目の整流素子と、の組合せから構成され、前記自身の第2入力端と自身の第2出力端との間は直結されており、Lが偶数の場合、第(L−1)番目のチップの第2出力端に接続される自身の第2入力端と自身の第2出力端との間に接続される第(L)番目の容量素子と、第(L−1)番目のチップの第1出力端に接続される自身の第1入力端と前記自身の第2出力端との間に接続される第(L)番目の整流素子と、の組合せから構成され、前記自身の第1入力端と第1出力端との間は直結されており、Mが奇数の場合、前記第M番目のチップの第1出力端から、Mが偶数の場合、前記第M番目のチップの第2出力端から、昇圧電圧を出力することを特徴とする請求項1に記載の昇圧回路。

請求項7

前記第1番目のチップから第M番目のチップ各々における前記第1入力端と前記第1出力端、前記第1番目のチップから第M番目のチップ各々における前記第2入力端と前記第2出力端とは、それぞれチップを平面視して同一位置に位置し、前記第1番目のチップから第M番目のチップは積層され、下層チップの第1出力端と上層チップの第1入力端、下層チップの第2出力端と上層チップの第2入力端それぞれが積層順に従って縦列接続されることを特徴とする請求項5または請求項6いずれか一項に記載の昇圧回路。

請求項8

前記第M番目のチップから出力される昇圧電圧は、前記第1番目のチップから第M番目のチップ各々における同一構成の内部回路にそれぞれ供給されることを特徴とする請求項5乃至請求項7いずれか一項に記載の昇圧回路。

請求項9

前記内部回路は、前記昇圧電圧が供給されると、0または1の論理レベルを不揮発記憶するヒューズ素子を有することを特徴とする請求項4または請求項8いずれか一項に記載の昇圧回路。

請求項10

第1の電圧が供給され、前記第1の電圧よりも大きい第2の電圧を発生する第1の電圧発生回路を備えた第1のチップと、前記第1のチップに積層され、前記第2の電圧を前記第1のチップから供給され、前記第2の電圧よりも大きい第3の電圧を発生する第2の電圧発生回路を備えた第2のチップと、を備え、前記第1及び第2の電圧発生回路は其々のチップ内において互いに等しい位置に配置されていることを特徴とする半導体装置

請求項11

前記第1及び第2の電圧発生回路は互いに等しい回路構成であることを特徴とする請求項10に記載の半導体装置。

請求項12

前記第1のチップは第1及び第2の面を有するものであって、前記第1の面に前記第1の電圧が供給される第1の端子と、前記第2の面に前記第2の電圧が供給される第2の端子と、を備え、前記第2のチップは第3及び第4の面を有するものであって、前記第3の面に前記第2の電極と接続される第3の端子と、前記第4の面に前記第3の電圧が供給される第4の端子と、を備えることを特徴とする請求項10に記載の半導体装置。

請求項13

前記第1のチップは前記第1のチップを貫通する第1の貫通電極と、前記第1の貫通電極と接続される第5及び第6の端子を前記第1及び第2の面に其々有し、前記第2のチップは前記第2のチップを貫通する第2の貫通電極と、前記第2の貫通電極と接続される第7及び第8の端子を前記第3及び第4の面に其々有するものであって、前記第1のチップの前記第6の端子は前記第2のチップの前記第7の端子と接続され、前記第7の端子には前記第3の電圧が供給されることを特徴とする請求項10に記載の半導体装置。

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