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技術 SOIおよびバルク・シリコン領域を含む半導体デバイス内のSTI形成

出願人 インターナショナル・ビジネス・マシーンズ・コーポレーション
発明者 スタイゲルワルド、マイケルクマール、マヘンダーホー、ハーバート、エルドブジンスキー、デイヴィッドファルターメイヤー、ジョナサン
出願日 2005年6月6日 (11年2ヶ月経過) 出願番号 2007-516538
公開日 2008年2月7日 (8年6ヶ月経過) 公開番号 2008-503872
状態 特許登録済
技術分野 素子分離 SOI,アクティブマトリクス、SOS 薄膜トランジスタ
主要キーワード プロセス欠陥 ディボット SIMOXウェハ TI処理 反射防止コーティング層 酸素注入 SIMOX エッチングレシピ

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課題

シリコンオンインシュレータSOI)領域およびバルク・シリコン領域内にシリコン・トレンチ分離部(STI)を形成する方法、および該方法により形成した半導体デバイス開示する。

解決手段

STIは、STIマスクを使用し、バルク・シリコン領域内の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体停止する時限エッチングを実行し、SOI領域の埋め込み絶縁体を貫通してエッチングすることにより、SOI領域およびバルク・シリコン領域内で同時にSTIをエッチングすることができる。このプロセスの埋め込み絶縁体のエッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とSOI領域の両方に同じ深さを選択することにより、その後のCMPプロセスでの問題が回避される。本発明は、窒化シリコン残留物存在することがあるSOI領域とバルク領域との境界において不要なものを取り除く。

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背景

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技術がますます複雑になるにつれ、より多くの機能を有する集積回路(IC)カスタマ(customer)に対する需要が増大している。最適設計を有するICを提供するために、エンハンスト・ダイナミックランダムアクセスメモリ(eDRAM)または無線周波数(RF)用途のような追加の特徴がある高性能相補型金属酸化膜半導体(CMOS)デバイスが必要である。これらの特徴全てを提供することに関して生じる問題は、各特徴が異なる条件最適化されることである。例えば、高性能CMOSはシリコンオンインシュレータSOIウェハ上で完成することができるが、RFおよびeDRAMはバルク・シリコンで構築することができる。

最良の「バルク技術」を最良の「SOI技術」と統合する目的でパターン化されたSOI(一部がバルクで一部がSOI)を形成する従来の技術がある。このアプローチを使用するこのような技術の一つは、SOIにeDRAMを統合することである。この場合、eDRAMアレイブロックがバルク・シリコン内に構築され、ロジックがSOI内に構築される。このアプローチを使用可能な別の技術は、新興の65nmプロセスSOI技術である。65nmプロセスのステージにある基板は、SOI上のNfetsとバルク・シリコン内のPfetsとから構成される。このプロセス技術は、ハイブリッドオリエンテーションテクノロジーつまり「HOT」と呼ばれる。

上述した両例で直面する問題の一つは、製造者SOI領域バルク領域両方の能動的(アクティブ拡散分離を行わなければならないことである。この分離を提供する従来の技術は、2つの別個の浅いトレンチ・プロセスを必要とする。バルク・シリコンのためのプロセスとSOIのためのプロセスである。上述したプロセスは非常に複雑で、費用効果が低い。特に、パターン化したSOI対バルク・シリコンに関して浅いトレンチ分離(STI)処理には幾つかの問題がある。

第一の問題は、STIのエッチングの深さに関連する。SOI領域では、STIエッチングの深さはシリコンの厚さであり、エッチングは埋め込み絶縁体の頂部で停止し、これは通常深さ1000Å未満である。しかし、バルク・プロセスでは、STIの深さが現状のSOIの厚さよりはるかに深く、例えば通常3500Å以上である。SOIをパターン化する場合は、バルク・シリコンに対してSTIエッチング深さを選択する幾つかの選択肢がある。第一の選択肢は、SOISTIエッチング深さを使用することであり、これはバルク領域内に十分な分離部を与えない。第二の選択肢はバルクSTIエッチング深さを使用することであり、これはSOI領域で実行するには非常に困難なエッチングである。第三の選択肢は、SOI領域のSTIエッチング深さをSOISTIプロセスの通常の深さと等しくし、バルク・シリコン領域の深さを通常のバルクSTI深さと等しくすることである。しかし、このプロセスは余分なフォトレジスト層を必要とし、STI平坦化に伴う問題を引き起こす可能性がある。

パターン化したSOIのSTI処理に伴う第二の問題は、酸素注入分離(Separation by Implantation of Oxygen、SIMOX)プロセスを使用して生成したウェハに固有の特定のプロセス欠陥から生じる。パターン化したSIMOXプロセスでは、最初にバルク・ウェハに酸化物ハードマスクアイランドを生成し、ウェハ領域を高い線量(ドーズ量)で高エネルギの酸素注入(implant)から保護する。埋め込み酸化物(buriedoxide、BOX)の形成中に、高温酸化手順を通してBOXの縁部(つまりSOIバルク境界にあるBOX)がSOIフィールド領域のBOXより厚くなる。多くの場合、SOI—バルク領域の境界に沿って、埋め込み酸化物が実際にウェハの表面を破損させる。SIMOXウェハ上に成長した酸化物を除去するために酸化物のエッチングが必要であるので、埋め込み酸化物が表面を破損させたこれらの領域もエッチングされ、ウェハ表面に小さいディボット(divot)が残る。次に、ウェハにはパッド酸化物およびパッドシリコン窒化物(SiN)の堆積が行われる。SiN堆積プロセスでは、これらの穴が窒化物充填され、それらがSTIエッチング・プロセス中にエッチングされない場合には、STI処理の大部分を通してパターン化されたウェハ上に残ることになる。一旦STIが充填され且つ平坦化されたら、パッドSiNはウェハ表面から剥ぎ取られる必要がある。表面付近に形成されてSiNが詰め込まれたディボットは、エッチング後にSiNがなくなり、次の堆積プロセスまで材料、つまりゲートポリシリコンがない。ポリシリコンは、ドーピングまたはシリサイドへの変換によって電気的に活性化されることができるので、ポリシリコンで充填されたディボットがデバイスの短絡を引き起こすことがある。この問題は、初期のSOIeDRAMハードウェア観察されている。したがって、パターン化されたSIMOXウェハは、表面下のディボットにある残留窒化物を完全に除去するプロセスを組み込まねばならない。

概要

シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域内にシリコン・トレンチ分離部(STI)を形成する方法、および該方法により形成した半導体デバイス開示する。STIは、STIマスクを使用し、バルク・シリコン領域内の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行し、SOI領域の埋め込み絶縁体を貫通してエッチングすることにより、SOI領域およびバルク・シリコン領域内で同時にSTIをエッチングすることができる。このプロセスの埋め込み絶縁体のエッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とSOI領域の両方に同じ深さを選択することにより、その後のCMPプロセスでの問題が回避される。本発明は、窒化シリコン残留物存在することがあるSOI領域とバルク領域との境界において不要なものを取り除く。

目的

このアプローチを使用するこのような技術の一つは、SOIにeDRAMを統合することである

効果

実績

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請求項

以下の情報は公開日時点(2012年6月1日)のものです。

請求項1

シリコンオンインシュレータSOI)領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部(STI)を形成する方法であって、STIマスクを使用して最上のシリコン層エッチングするステップと、バルク・シリコン領域の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体停止する時限エッチングを実行するステップと、SOI領域の前記埋め込み絶縁体を貫通してエッチングするステップと、STIを形成するためにSTI材料堆積するステップと、を含む方法。

請求項2

前記バルク・シリコン領域の前記所望の深さが、前記SOI領域のシリコン層および埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項1に記載の方法。

請求項3

さらに、ハードマスク層を堆積し、パターン化し、エッチングして前記STIマスクを形成することによって、前記STIマスクを形成するステップを含む、請求項1に記載の方法。

請求項4

前記ハードマスク層がテトラエチルオルトシリケート(TEOS)を含む、請求項3に記載の方法。

請求項5

前記STIマスクのエッチング・ステップが、前記ハードマスク層と、任意反射防止コーティング(ARC)およびパッド層のうち少なくとも1つとを貫通してエッチングすることを含む、請求項3に記載の方法。

請求項6

前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用することを含む、請求項1に記載の方法。

請求項7

前記時限エッチングのステップが、前記SOI領域のシリコン層の下の窒化シリコンを除去する、請求項1に記載の方法。

請求項8

前記埋め込み絶縁体のエッチング・ステップが、前記STIマスクを除去することを含む、請求項1に記載の方法。

請求項9

前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用することを含む、請求項1に記載の方法。

請求項10

さらに、最上面の上の前記STI材料を除去するために研磨するステップと、パッド層を除去するステップとを含む、請求項1に記載の方法。

請求項11

シリコン・オン・インシュレータ(SOI)領域とバルク・シリコン領域が混合したデバイスのシリコン・トレンチ分離部(STI)をエッチングする方法であって、STIマスクを使用して最上のシリコン層をエッチングするステップと、バルク・シリコン領域の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、SOI領域の前記埋め込み絶縁体を貫通してエッチングするステップと、を含む方法。

請求項12

前記バルク・シリコン領域の前記所望の深さが、前記SOI領域のシリコン層および前記埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項11に記載の方法。

請求項13

さらに、ハードマスク層を堆積し、パターン化し、エッチングしてSTIマスクを形成することによって、前記STIマスクを形成するステップを含む、請求項11に記載の方法。

請求項14

前記ハードマスク層がテトラエチルオルトシリケート(TEOS)を含む、請求項13に記載の方法。

請求項15

前記STIマスクのエッチング・ステップが、前記ハードマスク層と、任意の反射防止コーティング(ARC)およびパッド層のうち少なくとも1つとを貫通してエッチングすることを含む、請求項13に記載の方法。

請求項16

前記埋め込み絶縁体のエッチング・ステップが、前記STIマスクを除去することを含む、請求項11に記載の方法。

請求項17

前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用することを含む、請求項11に記載の方法。

請求項18

前記時限エッチングのステップが、前記SOI領域のシリコン層の下の窒化シリコンを除去することを含む、請求項11に記載の方法。

請求項19

前記埋め込み絶縁体のエッチング・ステップが、前記STIマスクを除去することを含む、請求項11に記載の方法。

請求項20

前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用することを含む、請求項11に記載の方法。

請求項21

さらに、最上面の上の前記STI材料を除去するために研磨するステップと、パッド層を除去するステップとを含む、請求項11に記載の方法。

請求項22

シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含む半導体デバイスであって、SOI領域のシリコン層および埋め込み絶縁体の厚さと実質的に等しい深さまで延在するシリコン・トレンチ分離部(STI)を含む半導体デバイス。

請求項23

前記STIが、前記SOI領域および前記バルク・シリコン領域内に実質的に等しい深さまで延在する、請求項22に記載の半導体デバイス。

請求項24

前記STIデバイスが、前記SOI領域のシリコン層および埋め込み絶縁体を貫通して延在する、請求項22に記載の半導体デバイス。

請求項25

シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部(STI)を形成する方法であって、STIマスクを準備するステップと、SOI領域およびバルク・シリコン領域内にSTIを同時に形成するステップと、を含む方法。

請求項26

前記形成ステップが、前記STIマスクを使用して最上のシリコン層までエッチングするステップと、バルク・シリコン領域の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、前記SOI領域の前記埋め込み絶縁体を貫通してエッチングするステップと、前記STIを形成するためにSTI材料を堆積するステップとを含む、請求項25に記載の方法。

請求項27

前記バルク・シリコン領域の前記所望の深さが、前記SOI領域のシリコン層および前記埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項26に記載の方法。

請求項28

前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用するステップを含む、請求項26に記載の方法。

請求項29

前記時限エッチングのステップが、前記SOI領域のシリコン層の下にある窒化シリコンを除去する、請求項26に記載の方法。

請求項30

前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用するステップを含む、請求項25に記載の方法。

詳細

以下の情報は 公開日時点 (2012年6月1日)のものです。

技術分野

0001

本発明は一般に浅いトレンチ分離部(shallow trench isolations、STI)に関し、特にシリコンオンインシュレータSOI)およびバルク・シリコン領域を含む半導体デバイス内にSTIを形成する方法に関する。


背景技術

0002

技術がますます複雑になるにつれ、より多くの機能を有する集積回路(IC)カスタマ(customer)に対する需要が増大している。最適設計を有するICを提供するために、エンハンスト・ダイナミックランダムアクセスメモリ(eDRAM)または無線周波数(RF)用途のような追加の特徴がある高性能相補型金属酸化膜半導体(CMOS)デバイスが必要である。これらの特徴全てを提供することに関して生じる問題は、各特徴が異なる条件最適化されることである。例えば、高性能CMOSはシリコン・オン・インシュレータ(SOI)ウェハ上で完成することができるが、RFおよびeDRAMはバルク・シリコンで構築することができる。

0003

最良の「バルク技術」を最良の「SOI技術」と統合する目的でパターン化されたSOI(一部がバルクで一部がSOI)を形成する従来の技術がある。このアプローチを使用するこのような技術の一つは、SOIにeDRAMを統合することである。この場合、eDRAMアレイブロックがバルク・シリコン内に構築され、ロジックがSOI内に構築される。このアプローチを使用可能な別の技術は、新興の65nmプロセスSOI技術である。65nmプロセスのステージにある基板は、SOI上のNfetsとバルク・シリコン内のPfetsとから構成される。このプロセス技術は、ハイブリッドオリエンテーションテクノロジーつまり「HOT」と呼ばれる。

0004

上述した両例で直面する問題の一つは、製造者SOI領域バルク領域両方の能動的(アクティブ拡散分離を行わなければならないことである。この分離を提供する従来の技術は、2つの別個の浅いトレンチ・プロセスを必要とする。バルク・シリコンのためのプロセスとSOIのためのプロセスである。上述したプロセスは非常に複雑で、費用効果が低い。特に、パターン化したSOI対バルク・シリコンに関して浅いトレンチ分離(STI)処理には幾つかの問題がある。

0005

第一の問題は、STIのエッチングの深さに関連する。SOI領域では、STIエッチングの深さはシリコンの厚さであり、エッチングは埋め込み絶縁体の頂部で停止し、これは通常深さ1000Å未満である。しかし、バルク・プロセスでは、STIの深さが現状のSOIの厚さよりはるかに深く、例えば通常3500Å以上である。SOIをパターン化する場合は、バルク・シリコンに対してSTIエッチング深さを選択する幾つかの選択肢がある。第一の選択肢は、SOISTIエッチング深さを使用することであり、これはバルク領域内に十分な分離部を与えない。第二の選択肢はバルクSTIエッチング深さを使用することであり、これはSOI領域で実行するには非常に困難なエッチングである。第三の選択肢は、SOI領域のSTIエッチング深さをSOISTIプロセスの通常の深さと等しくし、バルク・シリコン領域の深さを通常のバルクSTI深さと等しくすることである。しかし、このプロセスは余分なフォトレジスト層を必要とし、STI平坦化に伴う問題を引き起こす可能性がある。

0006

パターン化したSOIのSTI処理に伴う第二の問題は、酸素注入分離(Separation by Implantation of Oxygen、SIMOX)プロセスを使用して生成したウェハに固有の特定のプロセス欠陥から生じる。パターン化したSIMOXプロセスでは、最初にバルク・ウェハに酸化物ハードマスクアイランドを生成し、ウェハ領域を高い線量(ドーズ量)で高エネルギの酸素注入(implant)から保護する。埋め込み酸化物(buriedoxide、BOX)の形成中に、高温酸化手順を通してBOXの縁部(つまりSOIバルク境界にあるBOX)がSOIフィールド領域のBOXより厚くなる。多くの場合、SOI—バルク領域の境界に沿って、埋め込み酸化物が実際にウェハの表面を破損させる。SIMOXウェハ上に成長した酸化物を除去するために酸化物のエッチングが必要であるので、埋め込み酸化物が表面を破損させたこれらの領域もエッチングされ、ウェハ表面に小さいディボット(divot)が残る。次に、ウェハにはパッド酸化物およびパッドシリコン窒化物(SiN)の堆積が行われる。SiN堆積プロセスでは、これらの穴が窒化物充填され、それらがSTIエッチング・プロセス中にエッチングされない場合には、STI処理の大部分を通してパターン化されたウェハ上に残ることになる。一旦STIが充填され且つ平坦化されたら、パッドSiNはウェハ表面から剥ぎ取られる必要がある。表面付近に形成されてSiNが詰め込まれたディボットは、エッチング後にSiNがなくなり、次の堆積プロセスまで材料、つまりゲートポリシリコンがない。ポリシリコンは、ドーピングまたはシリサイドへの変換によって電気的に活性化されることができるので、ポリシリコンで充填されたディボットがデバイスの短絡を引き起こすことがある。この問題は、初期のSOIeDRAMハードウェア観察されている。したがって、パターン化されたSIMOXウェハは、表面下のディボットにある残留窒化物を完全に除去するプロセスを組み込まねばならない。


発明が解決しようとする課題

0007

以上に鑑みて、当技術分野では関連技術の問題に対し対処するプロセスが必要となっている。


課題を解決するための手段

0008

本発明は、シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域にシリコン・トレンチ分離部(silicon trench isolation)を形成またはエッチングする方法、および該方法により形成された半導体デバイスを含む。STIマスクを使用して最上のシリコン層をエッチングし、バルク・シリコン領域を所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行し、SOI領域の埋め込み絶縁体を貫通してエッチングすることにより、STIは、SOI領域およびバルク・シリコン領域にて同時にエッチングされ得る。このプロセスの埋め込み絶縁体エッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とSOI領域の両方に同じ深さを選択することにより、その後のCMPプロセスでの問題が回避される。本発明は、シリコン窒化物の残留物存在し得るSOI領域とバルク領域との境界において不要なものを取り除く。

0009

本発明の第一の態様は、シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部(STI)を形成する方法を含む。この方法は、STIマスクを使用して最上のシリコン層をエッチングするステップと、バルク・シリコン領域を所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチング(timed etch)を実行するステップと、SOI領域の埋め込み絶縁体を貫通してエッチングするステップと、STIを形成するためにSTI材料を堆積するステップとを含む。

0010

本発明の第二の態様は、シリコン・オン・インシュレータ(SOI)領域とバルク・シリコン領域が混合したデバイス内でシリコン・トレンチ分離部(STI)をエッチングする方法を含む。この方法は、STIマスクを使用して最上のシリコン層をエッチングするステップと、バルク・シリコン領域を所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、SOI領域の埋め込み絶縁体を貫通してエッチングするステップとを含む。

0011

本発明の第三の態様は、シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含む半導体デバイスを含む。この半導体デバイスは、SOI領域のシリコン層および埋め込み絶縁体の厚さと実質的に等しい深さまで延在するシリコン・トレンチ分離部(STI)を含む。

0012

本発明の第四の態様は、シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部(STI)を形成する方法を含む。この方法は、STIマスクを準備するステップと、SOI領域およびバルク・シリコン領域内にSTIを同時に形成するステップと、を含む。

0013

本発明の以上およびその他の特徴は、本発明の実施形態に関する以下のさらに特定の説明から明白になるであろう。

0014

本発明の実施形態を、図面を参照しながら詳細に説明し、ここで同様の参照番号は同様の要素を指す。


発明を実施するための最良の形態

0015

添付図面を参照すると、図1は、バルク・シリコン領域14内に深いトレンチ12を形成した後で、シリコン・トレンチ分離部(STI)ハードマスクを堆積する前の、典型的なウェハ10を示す断面図である。ウェハ10は、埋め込み絶縁体24上にシリコン層22を含むシリコン・オン・インシュレータ(SOI)領域20を含む。

0016

一実施形態では、埋め込み絶縁体24の材料は二酸化シリコンであるが、他の材料も使用することができる。例示のためにのみ、SOI領域20のシリコン層22は、約700Åの厚さを有してよく、SOI領域20の埋め込み絶縁体24は約1350Åの厚さを有してよい。パッド層30は、約80Åの二酸化シリコン(一律の縮尺で図示されていない)および約1200Åの窒化シリコンを含む厚さを有してよい。しかし、認識されるべきは、本発明の教示は図1の特定の深さまたは初期の構造的開始ポイント制限されないことである。

0017

図2及び図3に示すように、STIマスクを設ける。特に、図2に示すように、ハードマスク層40をパッド層30の上に、および任意の開口内に堆積する。ハードマスク層40の材料は、埋め込み絶縁体24とほぼ同じエッチングの特徴を有する。一実施形態では、ハードマスク層40は、約1000Åのテトラエチルオルトシリケート(TEOS)またはホウ素をドーピングしたシリケートガラスBSG)を含む。次に図3に示すように、ハードマスク層40をパターン化し、エッチング42を実行して、STIマスク46を形成する。エッチング42は、ハードマスク層40と、反射防止コーティング層(antireflective coating、ARC)(図示せず)およびパッド層30のうち少なくとも一方とを貫通して延在し、最上のシリコン層50、つまりバルク・シリコン領域14の上面およびSOI領域20のシリコン層22で停止する。

0018

次のステップでは、図4に示すように、バルク・シリコン領域14の所望の深さ(D)までエッチングし、且つSOI領域20の埋め込み絶縁体22の最上の表面52で停止する時限(timing)エッチング50を実行する。一実施形態では、バルク・シリコン領域14の所望の深さD(したがってその後に形成されるSTI)は、SOI領域20の厚さと少なくとも同じ深さまで、つまりシリコン層22および埋め込み絶縁体24の深さと少なくとも同じ深さまで延在する。以上の例示的深さに基づき、所望の深さは、例えば約2050Å、つまりシリコン層22の700Åに埋め込み絶縁体24の1350Åを加えた値でよい。一実施形態では、時限エッチング50は反応性イオン・エッチング・プロセスでよいが、他のエッチング・プロセスを実行してもよい。いかなる場合も、時限エッチング50は、埋め込み絶縁体24の材料、例えば二酸化シリコン、に対して選択的であり、シリコン層22と、シリコン層22の下にあり得る任意の窒化シリコンの両方をエッチングし、埋め込み絶縁体24がSOI形成プロセス中に表面に出るようにする。このステップは、シリコン窒化物の残留物が存在し得るSOI領域20とバルク・シリコン領域14の境界76において不要なものを取り除く(clean)。

0019

図5を参照すると、次のステップは、SOI領域20の埋め込み絶縁体24を貫通してエッチング60を実行することを含む。好ましい実施形態では、エッチング60はハードマスク層40(図3)の除去エッチングの一部として行われる。エッチング60は、ハードマスク層40と露出した埋め込み絶縁体24の材料の両方をエッチングする。しかし、エッチング60は、露出したシリコン、ポリシリコンまたは窒化シリコンのいずれもエッチングしない。つまり、エッチングレシピ(recipe)は、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができない。

0020

図6を参照すると、次のステップは、STI72を形成するためにSTI材料70を堆積することを含む。図6及び図7に示すように、最終処理は、最上面の上にあるSTI材料70を除去するために従来の高性能CMOSまたはDRAM技術の研磨図6)を実行することと、図7に示すように、半導体デバイス100に到達するためにパッド層30(図6)を剥離することとを含む。半導体デバイス100は、SOI領域20のシリコン層22および埋め込み絶縁体24の厚さに実質的に等しい深さまで延在するSTI72を含む。所望の深さD(図4)がSOI領域20のシリコン層22および埋め込み絶縁体24の厚さに実質的に等しい場合、STI72はSOI領域20およびバルク・シリコン領域14と実質的に等しい深さまで延在する。エッチング深さは、バルク・シリコン領域14に、ちょうどSOI領域20のシリコン層22で停止する場合よりさらに優れた分離を提供する。

0021

本発明を上記で概説した特定の実施形態に関して説明してきたが、当業者には多くの代替物、変更および変形が認識できることが明白である。したがって、上述のような本発明の実施形態は例示的であり、本発明を制限するものではない。請求の範囲で定義されるような本発明の精神および範囲から逸脱することなく、様々に変更することができる。


図面の簡単な説明

0022

本発明を適用する前のウェハを示す断面図である。
本発明のSTI形成またはSTIエッチング方法を示す断面図である。
本発明のSTI形成またはSTIエッチング方法を示す断面図である。
本発明のSTI形成またはSTIエッチング方法を示す断面図である。
本発明のSTI形成またはSTIエッチング方法を示す断面図である。
本発明のSTI形成またはSTIエッチング方法を示す断面図である。
本発明の半導体デバイスを示す断面図である。


符号の説明

0023

10ウェハ
12トレンチ
14バルク・シリコン領域
20シリコン・オン・インシュレータ(SOI)領域
22シリコン層
24 埋め込み絶縁体
30パッド層
40ハードマスク層
42エッチング
50時限エッチング
60 エッチング
70 STI材料
72 STI
100 半導体デバイス


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