カテゴリー:日本 - 電気 ( 世界での技術分布を見る )

世界でのこの技術分類の技術分布

技術 SOIおよびバルク・シリコン領域を含む半導体デバイス内のSTI形成

出願人 発明者
出願日 2005年6月6日 (8年10ヶ月経過) 出願番号 2007-516538
公開日 2008年2月7日 (6年2ヶ月経過) 公開番号 2008-503872
登録日 2012年6月1日 (1年10ヶ月経過) 登録番号 5004791
特許期限 2025年6月6日 (残11年1ヶ月) 状態 特許維持
技術分野
関連キーワード

この技術の活用可能性のある市場・分野

有望な関連市場
重要な関連分野

以下の情報は公開日時点(2008年2月7日)のものです。

課題

シリコンオンインシュレータ(SOI)領域およびバルク・シリコン領域内にシリコン・トレンチ分離部(STI)を形成する方法、および該方法により形成した半導体デバイス開示する。

解決手段

STIは、STIマスクを使用し、バルク・シリコン領域内の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体停止する時限エッチングを実行し、SOI領域の埋め込み絶縁体を貫通してエッチングすることにより、SOI領域およびバルク・シリコン領域内で同時にSTIをエッチングすることができる。このプロセスの埋め込み絶縁体のエッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とSOI領域の両方に同じ深さを選択することにより、その後のCMPプロセスでの問題が回避される。本発明は、窒化シリコン残留物存在することがあるSOI領域とバルク領域との境界において不要なものを取り除く。

この項目の情報は公開日時点(2008年2月7日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

背景

PDFをダウンロードすると、すべての図面を閲覧可能です。

技術がますます複雑になるにつれ、より多くの機能を有する集積回路(IC)カスタマ(customer)に対する需要が増大している。最適設計を有するICを提供するために、エンハンスト・ダイナミックランダム・アクセス・メモリ(eDRAM)または無線周波数(RF)用途のような追加の特徴がある高性能相補型金属酸化膜半導体(CMOS)デバイスが必要である。これらの特徴全てを提供することに関して生じる問題は、各特徴が異なる条件最適化されることである。例えば、高性能CMOSはシリコンオンインシュレータ(SOI)ウェハ上で完成することができるが、RFおよびeDRAMはバルク・シリコンで構築することができる。

最良の「バルク技術」を最良の「SOI技術」と統合する目的でパターン化されたSOI(一部がバルクで一部がSOI)を形成する従来の技術がある。このアプローチを使用するこのような技術の一つは、SOIにeDRAMを統合することである。この場合、eDRAMアレイブロックがバルク・シリコン内に構築され、ロジックがSOI内に構築される。このアプローチを使用可能な別の技術は、新興の65nmプロセスSOI技術である。65nmプロセスのステージにある基板は、SOI上のNfetsとバルク・シリコン内のPfetsとから構成される。このプロセス技術は、ハイブリッドオリエンテーションテクノロジーつまり「HOT」と呼ばれる。

上述した両例で直面する問題の一つは、製造者SOI領域バルク領域両方能動的アクティブ拡散の分離を行わなければならないことである。この分離を提供する従来の技術は、2つの別個浅いトレンチ・プロセスを必要とする。バルク・シリコンのためのプロセスとSOIのためのプロセスである。上述したプロセスは非常に複雑で、費用効果が低い。特に、パターン化したSOI対バルク・シリコンに関して浅いトレンチ分離(STI)処理には幾つかの問題がある。

第一の問題は、STIのエッチングの深さに関連する。SOI領域では、STIエッチングの深さはシリコンの厚さであり、エッチングは埋め込み絶縁体の頂部で停止し、これは通常深さ1000Å未満である。しかし、バルク・プロセスでは、STIの深さが現状のSOIの厚さよりはるかに深く、例えば通常3500Å以上である。SOIをパターン化する場合は、バルク・シリコンに対してSTIエッチング深さを選択する幾つかの選択肢がある。第一の選択肢は、SOISTIエッチング深さを使用することであり、これはバルク領域内に十分な分離部を与えない。第二の選択肢はバルクSTIエッチング深さを使用することであり、これはSOI領域で実行するには非常に困難なエッチングである。第三の選択肢は、SOI領域のSTIエッチング深さをSOISTIプロセスの通常の深さと等しくし、バルク・シリコン領域の深さを通常のバルクSTI深さと等しくすることである。しかし、このプロセスは余分フォトレジスト層を必要とし、STI平坦化に伴う問題を引き起こす可能性がある。

パターン化したSOIのSTI処理に伴う第二の問題は、酸素注入分離(Separation by Implantation of Oxygen、SIMOX)プロセスを使用して生成したウェハ固有の特定のプロセス欠陥から生じる。パターン化したSIMOXプロセスでは、最初にバルク・ウェハに酸化物ハードマスクアイランドを生成し、ウェハ領域を高い線量ドーズ量)で高エネルギの酸素注入(implant)から保護する。埋め込み酸化物(buriedoxide、BOX)の形成中に、高温酸化手順を通してBOXの縁部(つまりSOIバルク境界にあるBOX)がSOIフィールド領域のBOXより厚くなる。多くの場合、SOI—バルク領域の境界に沿って、埋め込み酸化物が実際にウェハの表面破損させる。SIMOXウェハ上に成長した酸化物を除去するために酸化物のエッチングが必要であるので、埋め込み酸化物が表面を破損させたこれらの領域もエッチングされ、ウェハ表面に小さいディボット(divot)が残る。次に、ウェハにはパッド酸化物およびパッドシリコン窒化物(SiN)の堆積が行われる。SiN堆積プロセスでは、これらの穴が窒化物で充填され、それらがSTIエッチング・プロセス中にエッチングされない場合には、STI処理の大部分を通してパターン化されたウェハ上に残ることになる。一旦STIが充填され且つ平坦化されたら、パッドSiNはウェハ表面から剥ぎ取られる必要がある。表面付近に形成されてSiNが詰め込まれたディボットは、エッチング後にSiNがなくなり、次の堆積プロセスまで材料、つまりゲートポリシリコンがない。ポリシリコンは、ドーピングまたはシリサイドへの変換によって電気的活性化されることができるので、ポリシリコンで充填されたディボットがデバイスの短絡を引き起こすことがある。この問題は、初期のSOIeDRAMハードウェア観察されている。したがって、パターン化されたSIMOXウェハは、表面下のディボットにある残留窒化物を完全に除去するプロセスを組みまねばならない。

概要

シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域内にシリコン・トレンチ分離部(STI)を形成する方法、および該方法により形成した半導体デバイス開示する。STIは、STIマスクを使用し、バルク・シリコン領域内の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行し、SOI領域の埋め込み絶縁体を貫通してエッチングすることにより、SOI領域およびバルク・シリコン領域内で同時にSTIをエッチングすることができる。このプロセスの埋め込み絶縁体のエッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とSOI領域の両方に同じ深さを選択することにより、その後のCMPプロセスでの問題が回避される。本発明は、窒化シリコン残留物存在することがあるSOI領域とバルク領域との境界において不要なものを取り除く。

目的

このアプローチを使用するこのような技術の一つは、SOIにeDRAMを統合することである

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ページトップへ

請求項

以下の情報は公開日時点(2008年2月7日)のものです。

請求項1

シリコンオンインシュレータ(SOI)領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部(STI)を形成する方法であって、STIマスクを使用して最上シリコン層エッチングするステップと、バルク・シリコン領域の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体停止する時限エッチングを実行するステップと、SOI領域の前記埋め込み絶縁体を貫通してエッチングするステップと、STIを形成するためにSTI材料堆積するステップと、を含む方法。

請求項2

前記バルク・シリコン領域の前記所望の深さが、前記SOI領域のシリコン層および埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項1に記載の方法。

請求項3

さらに、ハードマスク層を堆積し、パターン化し、エッチングして前記STIマスクを形成することによって、前記STIマスクを形成するステップを含む、請求項1に記載の方法。

請求項4

前記ハードマスク層がテトラエチルオルトシリケート(TEOS)を含む、請求項3に記載の方法。

請求項5

前記STIマスクのエッチング・ステップが、前記ハードマスク層と、任意反射防止コーティング(ARC)およびパッド層のうち少なくとも1つとを貫通してエッチングすることを含む、請求項3に記載の方法。

請求項6

前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用することを含む、請求項1に記載の方法。

請求項7

前記時限エッチングのステップが、前記SOI領域のシリコン層の下の窒化シリコンを除去する、請求項1に記載の方法。

請求項8

前記埋め込み絶縁体のエッチング・ステップが、前記STIマスクを除去することを含む、請求項1に記載の方法。

請求項9

前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用することを含む、請求項1に記載の方法。

請求項10

さらに、最上面の上の前記STI材料を除去するために研磨するステップと、パッド層を除去するステップとを含む、請求項1に記載の方法。

請求項11

シリコン・オン・インシュレータ(SOI)領域とバルク・シリコン領域が混合したデバイスのシリコン・トレンチ分離部(STI)をエッチングする方法であって、STIマスクを使用して最上のシリコン層をエッチングするステップと、バルク・シリコン領域の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、SOI領域の前記埋め込み絶縁体を貫通してエッチングするステップと、を含む方法。

請求項12

前記バルク・シリコン領域の前記所望の深さが、前記SOI領域のシリコン層および前記埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項11に記載の方法。

請求項13

さらに、ハードマスク層を堆積し、パターン化し、エッチングしてSTIマスクを形成することによって、前記STIマスクを形成するステップを含む、請求項11に記載の方法。

請求項14

前記ハードマスク層がテトラエチルオルトシリケート(TEOS)を含む、請求項13に記載の方法。

請求項15

前記STIマスクのエッチング・ステップが、前記ハードマスク層と、任意の反射防止コーティング(ARC)およびパッド層のうち少なくとも1つとを貫通してエッチングすることを含む、請求項13に記載の方法。

請求項16

前記埋め込み絶縁体のエッチング・ステップが、前記STIマスクを除去することを含む、請求項11に記載の方法。

請求項17

前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用することを含む、請求項11に記載の方法。

請求項18

前記時限エッチングのステップが、前記SOI領域のシリコン層の下の窒化シリコンを除去することを含む、請求項11に記載の方法。

請求項19

前記埋め込み絶縁体のエッチング・ステップが、前記STIマスクを除去することを含む、請求項11に記載の方法。

請求項20

前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用することを含む、請求項11に記載の方法。

請求項21

さらに、最上面の上の前記STI材料を除去するために研磨するステップと、パッド層を除去するステップとを含む、請求項11に記載の方法。

請求項22

シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含む半導体デバイスであって、SOI領域のシリコン層および埋め込み絶縁体の厚さと実質的に等しい深さまで延在するシリコン・トレンチ分離部(STI)を含む半導体デバイス。

請求項23

前記STIが、前記SOI領域および前記バルク・シリコン領域内に実質的に等しい深さまで延在する、請求項22に記載の半導体デバイス。

請求項24

前記STIデバイスが、前記SOI領域のシリコン層および埋め込み絶縁体を貫通して延在する、請求項22に記載の半導体デバイス。

請求項25

シリコン・オン・インシュレータ(SOI)領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部(STI)を形成する方法であって、STIマスクを準備するステップと、SOI領域およびバルク・シリコン領域内にSTIを同時に形成するステップと、を含む方法。

請求項26

前記形成ステップが、前記STIマスクを使用して最上のシリコン層までエッチングするステップと、バルク・シリコン領域の所望の深さまでエッチングし且つSOI領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、前記SOI領域の前記埋め込み絶縁体を貫通してエッチングするステップと、前記STIを形成するためにSTI材料を堆積するステップとを含む、請求項25に記載の方法。

請求項27

前記バルク・シリコン領域の前記所望の深さが、前記SOI領域のシリコン層および前記埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項26に記載の方法。

請求項28

前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用するステップを含む、請求項26に記載の方法。

請求項29

前記時限エッチングのステップが、前記SOI領域のシリコン層の下にある窒化シリコンを除去する、請求項26に記載の方法。

請求項30

前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用するステップを含む、請求項25に記載の方法。

ページトップへ

技術視点だけで見ていませんか?

この技術が活用されている市場・分野

有望な投資・参入先を探したい方- マーケット視点で見る -

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

新着 最近公開された関連が強い技術

この技術と関連性が強い人物

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)、及び、法人情報を提供している企業からの情報を元に構成されています。出典元のデータには一部間違いやノイズがあり、正確さについては保証致しかねますので、当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ

法人情報…有価証券報告書、財務諸表(XBRL)、企業データ提供会社情報(ヒアリング、企業コーポレートサイト等)

ご意見・ご要望

astamuseへのご意見・ご要望をお聞かせください。サービス向上への取組みに活用させて頂きます。

    回答が必要なお問い合わせに
    つきましてはこちら

    ご意見・ご要望頂き、ありがとうございました。

    頂いたご意見・ご要望には、必ず担当者が目を通しています。個々のご意見・ご要望に返信できないことをあらかじめご了承ください。

    返信が必要な場合は、下記のお問い合わせフォームからご連絡下さい。

    お問い合わせ

    「SNS上の友人」や「同僚・知人」に、このページをお勧めできそうな方はいませんか?